GT Transceiver的动态重配置端口

功能介绍

动态重新配置端口（DRP）允许动态改变GTXE2_CHANNEL/GTHE2_CHANNEL和GTXE2_COMMON/GTHE2_COMMON原语的参数。DRP接口是一个对处理器友好的同步接口，有一个地址总线（DRPADDR）和分离的数据总线，用于向原语读取（DRPDO）和写入（DRPDI）配置数据。启用信号（DRPEN）、读/写信号（DRPWE）和准备/验证信号（DRPRDY）是实现读写操作、指示操作完成或指示数据可用性的控制信号。

端口描述

GTXE2_CHANNEL/GTHE2_CHANNEL的DRP端口

端口	方向	时钟域	描述
DRPADDR[8:0]	IN	DRPCLK	DRP地址总线
DRPCLK	IN	N/A	DRP接口时钟
DRPEN	IN	DRPCLK	DRP启用信号。0: 不进行读或写操作。1: 启用一个读或写操作。对于写操作，DRPWE和DRPEN应该只在一个DRPCLK周期内被驱动为高电平。对于读操作，DRPEN应该只在一个DRPCLK周期内被驱动为高电平。
DRPDI[15:0]	IN	DRPCLK	数据总线，用于从FPGA逻辑资源向收发器写入配置数据。
DRPRDY	OUT	DRPCLK	表示写操作已完成，数据对读操作有效。
DRPDO[15:0]	OUT	DRPCLK	数据总线，用于将配置数据从 gtx/gth 收发器读取到 fpga 逻辑资源。
DRPWE	IN	DRPCLK	DRP写启用。0：当DRPEN为1时进行读操作。 1：当DRPEN为1时进行写操作。对于写操作，DRPWE和DRPEN应该只在一个DRPCLK周期内被驱动为高电平。

GTXE2_COMMON/GTHE2_COMMON的DRP端口

一致：

端口	方向	时钟域	描述
DRPADDR[8:0]	IN	DRPCLK	DRP地址总线
DRPCLK	IN	N/A	DRP接口时钟
DRPEN	IN	DRPCLK	DRP启用信号。0: 不进行读或写操作。1: 启用一个读或写操作。对于写操作，DRPWE和DRPEN应该只在一个DRPCLK周期内被驱动为高电平。对于读操作，DRPEN应该只在一个DRPCLK周期内被驱动为高电平。
DRPDI[15:0]	IN	DRPCLK	数据总线，用于从FPGA逻辑资源向收发器写入配置数据。
DRPRDY	OUT	DRPCLK	表示写操作已完成，数据对读操作有效。
DRPDO[15:0]	OUT	DRPCLK	数据总线，用于将配置数据从 gtx/gth 收发器读取到 fpga 逻辑资源。
DRPWE	IN	DRPCLK	DRP写启用。0：当DRPEN为1时进行读操作。 1：当DRPEN为1时进行写操作。对于写操作，DRPWE和DRPEN应该只在一个DRPCLK周期内被驱动为高电平。

使用模型

写操作

下图显示了DRP写操作的时序。当DRPRDY有效时，新的DRP操作可以被启动。

读操作

下显示了DRP读操作的时序。当DRPRDY有效时，新的DRP操作可以被启动。

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