TX Pattern Generator功能块

功能描述

伪随机比特序列（PRBS）通常用于测试高速链接的信号完整性。这些序列看起来是随机的，但具有特定的属性，可用于测量链路的质量。GTX/GTH收发器模式生成器模块可以生成表所列的几种行业标准PRBS模式。

除了PRBS模式，GTX/GTH收发器还支持16-UI、20-UI、32-UI或40-UI方波测试模式，这取决于数据宽度以及2-UI方波测试模式和PCI Express兼容模式的生成。时钟模式通常用于检查PLL随机抖动，通常用频谱分析仪完成。

支持错误插入功能，以验证链路连接，也可用于抖动容限测试。当需要反转PRBS模式时，TXPOLARITY信号用于控制极性。

端口以及属性介绍

TXPRBSSEL[2:0] ：

Transmitter PRBS发生器测试模式控制。

000: 标准操作模式（测试模式生成关闭）
001: PRBS-7
010: PRBS-15
011: PRBS-23
100：PRBS-31
101：PCI Express兼容模式。仅适用于20位和40位模式
110：2个UI的方波（0/1s交替）
111：具有16个UI、20个UI、32个UI或40个UI周期的方波（基于数据宽度）。

TXPRBSFORCEERR ：

当该端口被驱动为高电平时，PRBS发射器中强制出现错误。

当该端口被断言时，输出的数据模式包含错误。

当TXPRBSSEL被设置为000时，该端口不影响TXDATA

属性

RXPRBS_ERR_LOOPBACK ：

当设置为1时，导致RXPRBSERR位在内部循环到同一GTX/GTH收发器的TXPRBSFORCEERR。这允许进行同步和异步抖动容限测试，而不必担心数据时钟域交叉。当设置为0时，TXPRBSFORCEERR强制进入TX PRBS。

这句话不理解，见用户模型。
用户模型里有RXPRBS_ERR_LOOPBACK为0和为1的情况。

用户模型

模式生成和检查（check）功能通常用于验证链路质量测试，也用于抖动容限测试。对于链路质量测试，通过将TXPRBSSEL和RXPRBSSEL设置为非000值来选择测试模式，并将RXPRBS_ERR_LOOPBACK设置为0。只有PRBS模式能被RX模式检查器识别。

为了准确计算接收器的误码率（BER），应使用外部抖动容限测试仪。在测试中，GTX/GTH收发器应通过将RXPRBS_ERR_LOOPBACK设置为1，将接收到的错误状态通过发射器循环回来。同样的设置应适用于RXPRBSSEL和TXPRBSSEL。

近期回顾

GT Transceiver的TX Buffer功能块
TX的8B/10B编码功能
GT Transceiver的动态重配置端口
GT Transceiver的回环模式
GT Transceiver的电源控制
GT Transceiver的复位与初始化（4）RX初始化和复位流程
GT Transceiver的复位与初始化（3）TX初始化和复位流程
GT Transceiver的复位与初始化（2）CPLL复位以及QPLL复位
GT Transceiver的复位与初始化（1）Transceiver复位的两种类型和两种模式
GT Transceiver中的重要时钟及其关系（10）RXOUTCLK的来源及其生成
GT Transceiver中的重要时钟及其关系（9）RXUSERCLK和RXUSER_CLK2的生成
GT Transceiver中的重要时钟及其关系（8）TXOUTCLK的来源及其产生
GT Transceiver中的重要时钟及其关系（7）TXUSRCLK以及TXUSRCLK2的产生
FPGA 核和FPGA Fabric的区别是什么？
GT Transceiver中的重要时钟及其关系（6）TXUSRCLK以及TXUSRCLK2的用途与关系
GT Transceiver中的重要时钟及其关系（5）QPLL的工作原理介绍
GT Transceiver中的重要时钟及其关系（4）CPLL的工作原理介绍
GT Transceiver中的重要时钟及其关系（3）多个外部参考时钟使用模型
GT Transceiver中的重要时钟及其关系（2）单个外部参考时钟使用模型
GT Transceiver中的重要时钟及其关系（1）GT Transceiver参考时钟
FPGA的设计艺术（11）FPGA的构建过程
FPGA的设计艺术（8）最佳的FPGA开发实践之严格遵循过程
GT Transceiver的总体架构梳理
Vivado中用于时钟操作的几个Tcl命令
高速串行总线设计基础（六）揭秘SERDES高速面纱之数据包与参考时钟要求
高速串行总线设计基础（八）揭秘SERDES高速面纱之CML电平标准与预加重技术
FPGA基础知识极简教程（1）从布尔代数到触发器
FPGA基础知识极简教程（7）详解亚稳态与跨时钟域传输
静态时序分析中的四类时序路径
时序分析中的关键术语
高速串行总线设计基础（一）同步时序模型介绍
高速串行总线设计基础（四）眼图的形成原理
FPGA设计心得（10）关于行为仿真的一点观点
Vivado如何计算关键路径的保持时间裕量？
Vivado如何计算关键路径的建立时间裕量？（实践篇）
Vivado如何计算关键路径的建立时间裕量？（理论分析篇）
TCL中Ports/Pins/Nets/Cells/Clocks之间的交互关系？
TCL中关于Nets的一些用法？
TCL中关于Cells的一些使用方法？
TCL中关于Pins的一些使用方法？
TCL中关于管脚（Ports）的一些使用方法？
逻辑设计中复位的稳妥处理方法？
逻辑设计中需要显式地使用IBUF以及OBUF类似的原语吗？
FPGA的设计艺术（1）FPGA的硬件架构