IC设计中的glitch free时钟切换

本次主要分享的内容是时钟切换相关的设计，时钟切换在数字设计中也是很常用的设计，通常有一定的“套路”，本篇文章将会把“套路“拆开给你看。

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当我们在设计一些支持多时钟转换的外设驱动模块时，时常遇到需要无glitch切换时钟的情况。我们可以从分析问题的产生开始，再把整个问题拆解开来，逐一解决每个子问题。以下是本篇文章的目录结构：

切换时钟时的毛刺是如何产生的
为时钟加上一个“开关”
为时钟加上“指示灯”

切换时钟时的毛刺是如何产生的

当我们拿到时钟切换这个需求的时候，脑子里冒出的第一个想法是不是下面这样的？

assign clk_out = (clk_sw) ? clk_A : clk_B;

NONONO这样写太不优雅了，简单粗暴并解决不了问题。我们来举个例子看上面的电路结构在切换时钟时的表现：

需要特别说明的是clk信号是clk_sw的时钟域，从上面的图中可以观察到在时钟切换的时刻（clk_sw 1 -> 0）输出时钟出现了即不属于clk_A也不属于clk_B时钟周期的一段信号，这段信号称为时钟当中的毛刺。由于目前的数字设计基本为同步电路设计，时钟上的毛刺的存在增加了系统的不确定性，很有可能因为切换时钟时的毛刺导致后面的触发器误触发，出现功能故障。

我们仔细来看时钟切换时发生了什么，毛刺的前半段其实是clk_A的残留部分，毛刺的后半段其实是clk_B的不完整时钟。时钟切换信号完全没有在意切换时两个时钟周期是否完整，因此这样的设计方法根本漏洞在于随意切换时钟，未监测前后两个时钟的时钟周期是否完整。

那么我们要怎么实现无故障切换时钟功能呢？让我们先从第一步来——

为时钟加上一个”开关“

首先，我们要夺回对时钟的“控制权”，实现时钟信号的自由关断，并且这还是一个“智能开关”，它可以使输出的时钟不会是被截断的不完整输出。由于时钟信号的特殊性，我们需要使用一个特殊的元件来实现时钟的开关，这个元件就是大家在编写Verilog时“闻之色变”的Latch。我们先来看一下Latch的结构：

怎么样，是不是很眼熟？看过之前文章《一文解决建立保持时间的困惑》的朋友肯定已经看出了latch的结构和D触发器的结构非常相似，可以看作是D触发器的一半结构。根据上篇文章中的方法容易得到latch的运行机制：

当EN = 1时，Q端值随D端变化，latch为透明状态
当EN = 0时，Q端值保持上一状态的值，latch为保持状态

Verilog中当组合逻辑的条件分支未描述时就会出现latch（这也是我们在平时设计组合逻辑时要避免的），当我们要真的去描述一个latch时也可以用类似的方法：

always@(EN or D) beginif(EN)Q = D;
end

在时钟的开关电路（也就是门控时钟设计）中，常见的电路是下面这样的：

当clk_en信号是clk时钟域下的信号时，容易分析出下面的时序图：

当clk信号为低时，Q信号为clk_en的采样信号；clk信号为高时，Q将保持上一个clk_en的采样值。从时序波形上看更像是将clk_en信号在时钟的下降沿打了一拍。再将得到的Q信号与时钟信号相与，即可得到门控时钟的输出。

笔者在Design Compiler中截取了相应的门控电路的综合结果，可以看到电路有相应的逻辑优化，但是主要结构和之前的电路结构是相同的。

门控时钟设计不但在时钟切换中会用到，在很多的低功耗设计中也会涉及。这样的门控时钟设计能够保证完整的高电平时钟输出，从开关控制上消除毛刺可能产生的原因。

为时钟加上“指示灯”

现在，我们已经可以正确地开关时钟了，下一步将为时钟电路加上一个“指示灯”，这样我们的系统就可以通过这个指示变量判断开启的时钟支路，避免出现两个时钟同时打开的状态。

在我们为每条支路都加上指示信号时，在每条支路上也同时需要处理其他支路上的指示信号。需要注意的是，其他时钟支路上的指示信号对于本支路为异步信号，因此这里要用到跨时钟域的信号传输方法。常见的单比特控制信号的跨时钟域传输只要打两拍（经过两个触发器同步）后即可。

以4条切换时钟支路为例，在支路1中将其他三条支路的指示信号busy进行或非操作，得到的信号若为高电平，表明系统当中无其他支路正在输出，此时我们可以逐步开启本时钟支路。将该信号（称为bus_idle信号）在本时钟域里打两拍后，可以将其直接接到上一小节提到的门控时钟模块（ICG）中，作为门控时钟的控制信号。

接下来是设计本支路的busy信号。我们要清楚本支路的忙状态信号的开始和停止节点：

开始节点：从系统选中该支路的一开始，busy信号就需要拉高，以抢占当前切换模块的时钟输出（尽管此刻上一支路还未关闭，当前支路也尚未开始）
结束节点：当时钟输出完毕后将busy信号拉低。此时根据上一小节的分析，ICG也会将信号延迟一拍输出，故而需要在同等位置上添加D触发器也将时钟使能信号延迟一拍作为busy信号的结束节点
busy信号从开始节点至结束节点须一直保持高电平

具体我们可以看下面的电路结构（为了描述方便，未画出相关复位信号）：

在此还是要继续聒噪一下，数字设计的流程还是先心中有电路，之后再使用Verilog将电路描述出来。因此建议读者根据上面的电路图自行用Verilog描述出来之后再与提供的代码核对，可以达到事半功倍的效果。

为了获得更好的扩展性，笔者将上述的时钟分支电路封装成了模块，在顶层模块中例化多个模块可以生成多个时钟分支，获得了极大的可扩展性，可以满足日常的工程需求。详细请见本文提供的代码。以下是仿真测试图，可以看到输出时钟clk_out随切换信号clk_sw的变化：

详细代码可在后台回复【时钟切换】获得，工程中也有复位信号的相关设计，读者可以结合之前的文章体会。

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