数字IC设计中的亚稳态问题

亚稳态：
亚稳态是由于违背了触发器的建立时间和保持时间而产生的；
同步系统中输入信号总是满足触发器的时序要求，所以不会发生亚稳态；
异步设计中，由于数据和时钟的关系不是固定的，因此会出现违反建立时间和保持时间的现象，会出现亚稳态；
亚稳态危害：触发器的输出会产生毛刺，或者暂时保持在不稳定状态而且需要很长时间才能回到稳定状态；
违背时序要求的可能因素：
输入信号是异步信号
时钟偏移、摆动高于容限值
信号在两个不同频率或者相同频率不同相位或者偏移不同的时钟域下跨时钟域工作
组合延迟使得触发器的数据输入在亚稳态窗口内发生变化；
避免亚稳态措施：

确保时钟周期足够长；
使用同步器（多级同步器、时钟倍频电路的多级同步器）
采用响应更快的触发器（缩短亚稳态窗口Tw，与工艺有关，受硬件制约）
使用亚稳态硬化触发器（专为高带宽设计并减少为时钟域输入电路而优化的采样时间）
使用级联触发器
减少采样速率
避免使用dV/dt低的输入信号
对异步信号进行同步提取边沿
改善时钟质量，用边沿变化快速的时钟信号
降低系统时钟（不常见，因为高速率正确处理才是目的）
FIFO进行跨时钟处理
异步复位，同步释放
采用握手进行交互
关键是器件使用比较好的工艺和时钟周期的裕量要大。
建立和保持时间及时序简单理解:
建立时间和保持时间基于D触发器
建立时间:
D触发器的正常工作是有定时要求的，必须满足建立时间和保持时间的要求。
在时钟上升沿出现之前，D的值都必须在一段指定的时间内保持稳定，否则D触发器无法正常工作。在吋钟上升沿之前D需要保持稳定的最短时间称为建立时间。如果在建立时间内D的值发生了变化，那么将无法确定Q的电平，其可能为一个不确定的电平值。
保持时间:
在时钟的上升沿之后的一段时间内，D的输入值也不允许改变，否则也会造成Q输出得不稳定，这个窗口被称为保持时间。
亚稳态:
当输入D在建立时间和保持时间窗口内发生变化时，在此后的几乎一个时钟周期内，输出电平既不是0也不是1，处于不确定值。这种不稳定的状态也被称为亚稳态。亚稳态的输出将在下一个时钟的上升沿之前稳定为0或1。如果亚稳态输出被用于其他逻辑门的输人，那么将会造成难以预计的不良影响，可能会造成连锁反应，使整个数字系统工作不稳定。因此，必须采取一定的设计手段避免D触发器进入亚稳态，或者避免亚稳态被传递，影响整个系统的稳定性。

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