背景：

随着CPU的工作速度成指数级增长，但是主存速度跟不上，所以要提升主存速度非常重要。

m个模块采用低位交叉编址的方式可以基本上将主存的带宽提升m倍，但是这依旧与CPU差距很大。

【王道计组笔记】双口RAM和多模块存储器_m0_52043808的博客-CSDN博客

（1）可以优化每一个存储元的存储设计，价格上升，容量下降。

（2）局部性原理：CPU访问到存储器的地方是很小的一块，如果把很小的一块放在优化的存储设计的存储单元中，就可以提升整个工作系统的存储速度

基于以上两点，引入层序化的理念“ cache --主存 ”

局部性原理：

主存用来存储数据和指令，数据常常存放在相邻的存储单元中

空间局部性：

在最近的未来要用到的信息（指令和数据），很可能与现在正在使用的信息存储空间上是邻近的。

时间局部性：

在最近的未来要用到的信息，很可能是现在正在使用的信息

局部性原理的具体代码案例：

for(int i=0;i<=9;i++){temp=i;for(int j=0;j<=i;j++){temp*=a[j];sum+=temp;}
}

时间局部性：访问过a[i]后过一段时间，很可能再访问a[i]

空间局部性：访问过a[i]后很可能访问与a[i]相临近的元素

好的程序员会合理利用局部性原理，提高效率。

时间分析：

假设主存存/取一次要1000ns,CPU进行加法运算需要5ns

那么执行一次 a[ i ] = a[ i ] + 2,故每个周期耗时2005ns,1000个a[i]共耗时2005ns*1000=2005us

利用存储速度块的Cache提速：

当CPU要访问其中的一个数据的时候，把它旁边的数据顺便存放在高速的Cache中。

（CPU与主存直接数据传输是一个一个的，因为CPU中的寄存器位数有限。

而主存与缓存直接没有这样的限制，数据的交换是以块为单位的）

时间分析：

（粗略）

性能分析：

命中率H: CPU与访问的信息已在Cache中的比率

设一个程序执行期间，Cache的总命中次数为Nc,访问主存的总次数为Nm，则H=Nc/(Nc+Nm)

缺失率 : M=1-H

设tc为命中时Cache的访问时间，tm为未命中时的访问时间

Cache-主存系统的平均访问时间Ta=H*tc+（1-H）*tm

(未访中有两种情况，主存-Cache-CPU 主存-CPU)

例题：

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