八位比较器

module code:

module compare_8bit(equal, a, b);input [7:0]a, b;output equal;reg equal;always @(a or b)if(a > b)equal = 1;elseequal = 0;
endmodule

always块中必须要用reg型变量，所以equal申请为reg型，如果不使用always块，也可以申请为wire型，一般来说，模块的输出数据的类型设计为reg类型比较好

wire equal;
assign equal = (a > b);

测试代码

`timescale 1 ns/ 1 ns
module compare_8bit_vlg_tst();
reg eachvec;
reg [7:0] a;
reg [7:0] b;
wire equal;compare_8bit i1(.a(a),.b(b),.equal(equal)
);
initial
begin                                                  $display("Running testbench"); a = 8'b0000_0000;b = 8'b0000_0000;#100 a = 8'b0011_1100;#100 b = 8'b0101_1010;#100 a = 8'b1011_1100;#100 b = 8'b0101_1010;#100 $stop;end
always                                                 begin                                                  @eachvec;                                              end
endmodule

测试代码中，equal设计为wire类型的主要原因是为了方便测试，一般来讲，在数据类型声明时，和被测模块的输入端口相连的信号定义为reg类型，这样便于在initial语句和always语句中对其进行赋值，和被测模块输出端口相连的信号定义为wire类型，便于进行检测

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八位比较器

module code:

测试代码

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