1/2分频器的设计和仿真

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1. 实验题目

1/2分频器的设计和仿真

2. 实验目的

设计一个 1/2 分频器，并进行仿真测试。

3. 实验要求

实现 1/2 分频器的分频、复位功能。

4. 程序代码

VerilogHDL代码：
module half_clk_dai(clk_in,rst,clk_out);
input clk_in;
input rst;
output clk_out;
reg clk_out;
always @(posedge clk_in or negedge rst)beginif(!rst)clk_out<=0;elseclk_out<=~clk_out;end
endmoduleTest bench仿真代码：
`timescale 1ns/1ns
module main;  reg clk_in;reg rst; initialbeginclk_in=1;rst=1;#1000rst=0;#1000rst=1;end    always #200 clk_in=~clk_in;half_clk_dai dai1(.clk_in(clk_in),.rst(rst),.clk_out(clk_out));
endmodule

5. 实验结果

1/2分频器在波形图上显示的作用是改变频率，当输入一个周期，我们令输出在它的上升沿时发生跳转，这样原本输入周期一个周期内跳转两次，得到的输出在这个周期内只跳转一次。

同时，有一个控制信号控制这个过程的发生，当它为0时，这个动作不发生；当它为1的时候，这个动作发生。

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