Verilog数字系统设计——8位数字比较器

题目

试分别使用门级原语和always 语句设计8位数字比较器，如果输入A[7:0]小于等于输入B[7:0]则输出1，否则输出0，并写出测试代码进行测试。要求编制测试模块对实现的逻辑功能进行完整的测试；
使用门级原语设计时注意现在草稿上先做出该比较器的门级设计。
深入思考使用门级原语、连续赋值assign和always三种不同方法进行组合逻辑设计的异同，各自的优缺点。
实验提交Verilog设计文件（.v文件）和仿真波形截图，文件打包，压缩包以自己的学号+姓名命名；

代码

下面展示一些 内联代码片

门级：
module eight_compare3(out,a,b);
input [7:0] a,b;
output out;
//A take the oppositenot u_na0(na0,a[0]);not u_na1(na1,a[1]);not u_na2(na2,a[2]);not u_na3(na3,a[3]);not u_na4(na4,a[4]);not u_na5(na5,a[5]);not u_na6(na6,a[6]);not u_na7(na7,a[7]);
//B take the oppositenot u_nb0(nb0,b[0]);not u_nb1(nb1,b[1]);not u_nb2(nb2,b[2]);not u_nb3(nb3,b[3]);not u_nb4(nb4,b[4]);not u_nb5(nb5,b[5]);not u_nb6(nb6,b[6]);not u_nb7(nb7,b[7]);and and_a0nb0(a0nb0,a[0],nb0);//a0>b0and and_a1nb1(a1nb1,a[1],nb1);//a1>b1and and_a2nb2(a2nb2,a[2],nb2);//a2>b2and and_a3nb3(a3nb3,a[3],nb3);//a3>b3and and_a4nb4(a4nb4,a[4],nb4);//a4>b4and and_a5nb5(a5nb5,a[5],nb5);//a5>b5and and_a6nb6(a6nb6,a[6],nb6);//a6>b6and and_a7nb7(a7nb7,a[7],nb7);//a7>b7//na and nband una0nb0(na0nb0,nb0,na0);and una1nb1(na1nb1,nb1,na1);and una2nb2(na2nb2,nb2,na2);and una3nb3(na3nb3,nb3,na3);and una4nb4(na4nb4,nb4,na4);and una5nb5(na5nb5,nb5,na5);and una6nb6(na6nb6,nb6,na6);and una7nb7(na7nb7,nb7,na7);
//a and band ua0b0(a0b0,a[0],b[0]);and ua1b1(a1b1,a[1],b[1]);and ua2b2(a2b2,a[2],b[2]);and ua3b3(a3b3,a[3],b[3]);and ua4b4(a4b4,a[4],b[4]);and ua5b5(a5b5,a[5],b[5]);and ua6b6(a6b6,a[6],b[6]);and ua7b7(a7b7,a[7],b[7]);//a = bor or_a0b0(equal_a0b0,a0b0,na0nb0);//a0=b0or or_a1b1(equal_a1b1,a1b1,na1nb1);//a1=b1or or_a2b2(equal_a2b2,a2b2,na2nb2);//a2=b2      or or_a3b3(equal_a3b3,a3b3,na3nb3);//a3=b3or or_a4b4(equal_a4b4,a4b4,na4nb4);//a4=b4or or_a5b5(equal_a5b5,a5b5,na5nb5);//a5=b5or or_a6b6(equal_a6b6,a6b6,na6nb6);//a6=b6or or_a7b7(equal_a7b7,a7b7,na7nb7);//a7=b7and u1(second,equal_a7b7,a6nb6);and u2(third,equal_a7b7,equal_a6b6,a5nb5);and u3(four,equal_a7b7,equal_a6b6,equal_a5b5,a4nb4);and u4(five,equal_a7b7,equal_a6b6,equal_a5b5,equal_a4b4,a3nb3);and u5(six,equal_a7b7,equal_a6b6,equal_a5b5,equal_a4b4,equal_a3b3,a2nb2);and u6(seven,equal_a7b7,equal_a6b6,equal_a5b5,equal_a4b4,equal_a3b3,equal_a2b2,a1nb1);and u7(eight,equal_a7b7,equal_a6b6,equal_a5b5,equal_a4b4,equal_a3b3,equal_a2b2,equal_a1b1,a0nb0);or myout1(out1,a7nb7,second,third,four,five,six,seven,eight);not finally_out(out,out1);endmodule
assign：
module eight_compare1(out,a,b);output out;input [7:0]a,b;assign out=(a<b||a==b)?1:0;
Endmodulealways：
module eight_compare2(out,a,b);output out;reg out;input [7:0]a,b;always @(a or b)if(a<b||a==b)out=1;elseout=0;
Endmodule

下面展示一些 内联代码片

测试文件：module eight_compare_test();reg [7:0]a_t;reg [7:0]b_t;wire out_t;eight_compare1 eight_compare1(.out(out_t1),.a(a_t),.b(b_t));eight_compare2 eight_compare2(.out(out_t2),.a(a_t),.b(b_t));eight_compare3 eight_compare3(.out(out_t3),.a(a_t),.b(b_t));initial begin/*a=b   out=1a_t=8'b00000000;b_t=8'b00000000;         //a>b   out=0   #20 a_t=8'b10000001;b_t=8'b01110000;//a<b    out=1#20 a_t=8'b00001110;b_t=8'b00010000;//a>b out=0#20 a_t=8'b10001110;b_t=8'b00110000;*/{a_t, b_t} = 8'b00000000;endalways #5 {a_t, b_t} = {a_t, b_t} + 1;always @ (a_t or b_t)beginif (((a_t>b_t) &&out_t1==1 )|(((a_t<b_t)||(a_t==b_t))&&out_t1==0))$display("%d,%d,%d",a_t,b_t,out_t1);if (((a_t>b_t) &&out_t2==1 )|(((a_t<b_t)||(a_t==b_t))&&out_t2==0))$display("%d,%d,%d",a_t,b_t,out_t2);if (((a_t>b_t) &&out_t3==1 )|(((a_t<b_t)||(a_t==b_t))&&out_t3==0))$display("%d,%d,%d",a_t,b_t,out_t3);end
endmodule

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