Verilog代码风格

将时序逻辑和组合逻辑分开写

这样，在时序逻辑"alwas @ (posedge sclk or negedge rst)"中使用非阻塞赋值(<=)

在阻塞赋值时，在赋值前加上时延 #1，以在仿真时模拟真实电路的延时。

在组合逻"alwas @(*)"辑中使用阻塞赋值(=)

转载于:https://www.cnblogs.com/johnsblog/archive/2013/04/29/3050340.html

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