zedboard实现流水灯

排列成一排的灯依次闪亮0.5s，借助野火的波形图进行说明，定义时钟信号sys_clk，定义复位信号sys_rst_n，控制4个灯闪亮定义位宽为4，每一个比特位控制一个LED灯。定义计数器cnt计数0.5s的时间为2.5e7（50MHz周期为20ns），表示计数器从0计数到2.5e7-1。用脉冲信号cnt_flag作为条件控制流水的效果，当计数器计数到最后一位减1时，保持一个时钟周期的高电平。当检测到脉冲标志信号cnt_flag时，点亮下一个LED灯。用右移运算符 >> 实现灯向右移动，左移和右移是在空位补零。当最后一个灯亮完后要实现第一个灯亮起，用判断语句 (led_out == 4'b0001) && (cnt_flag == 1'b1) 实现，且当标志信号有效时才实现移位。
根据zedboard板子上灯亮起时为高电平则当led_out=4’b1000时为亮灭灭灭，按下复位按键时为高电平将sys_rst_n修改为sys_rst。
以下代码是模仿视频示例时钟为50MHz，4个灯闪烁的效果

module water_led #(parameter CNT_MAX = 25'd24_999_999)
(input wire sys_clk,input wire sys_rst,output reg [3:0] led_out
);reg [24:0] cnt = 25'd0;reg cnt_flag = 0; always @(posedge sys_clk or posedge sys_rst)if(sys_rst == 1'b1)cnt <= 25'd0;else if(cnt == CNT_MAX)cnt <= 25'd0;else cnt <= cnt + 25'd1;always @(posedge sys_clk or posedge sys_rst)if(sys_rst == 1'b1)cnt_flag <= 1'b0;else if(cnt == (CNT_MAX - 25'd1))cnt_flag <= 1'b1;else cnt_flag <= 1'b0;always @(posedge sys_clk or posedge sys_rst)if(sys_rst == 1'b1)led_out <= 4'b1000;else if( (led_out == 4'b0001) && (cnt_flag == 1'b1) )led_out <= 4'b1000;else if (cnt_flag == 1'b1)led_out <= led_out >> 1;elseled_out <= led_out;
endmodule

修改为8个灯闪亮

module water_led #(parameter CNT_MAX = 27'd49_999_999)
(input wire sys_clk,input wire sys_rst,output reg [7:0] led_out
);reg [26:0] cnt = 27'd0;reg cnt_flag = 0; always @(posedge sys_clk or posedge sys_rst)if(sys_rst == 1'b1)cnt <= 27'd0;else if(cnt == CNT_MAX)cnt <= 27'd0;else cnt <= cnt + 27'd1;always @(posedge sys_clk or posedge sys_rst)if(sys_rst == 1'b1)cnt_flag <= 1'b0;else if(cnt == (CNT_MAX - 27'd1))cnt_flag <= 1'b1;else cnt_flag <= 1'b0;always @(posedge sys_clk or posedge sys_rst)if(sys_rst == 1'b1)led_out <= 8'b1000_0000;else if( (led_out == 8'b0000_0001) && (cnt_flag == 1'b1) )led_out <= 8'b1000_0000;else if (cnt_flag == 1'b1)led_out <= led_out >> 1;elseled_out <= led_out;
endmodule

编写仿真代码testbench

module testbench();reg sys_rst;reg sys_clk;wire [7:0] led_out;initial beginsys_clk = 1'b1;sys_rst <= 1'b1;#20sys_rst <= 1'b0;endalways #10 sys_clk = ~sys_clk;water_led#(.CNT_MAX(27'd24))water_led_inst(.sys_clk(sys_clk),.sys_rst(sys_rst),.led_out(led_out));
endmodule

管脚约束文件

set_property PACKAGE_PIN U14 [get_ports {led_out[7]}]
set_property PACKAGE_PIN U19 [get_ports {led_out[6]}]
set_property PACKAGE_PIN W22 [get_ports {led_out[5]}]
set_property PACKAGE_PIN V22 [get_ports {led_out[4]}]
set_property PACKAGE_PIN U21 [get_ports {led_out[3]}]
set_property PACKAGE_PIN U22 [get_ports {led_out[2]}]
set_property PACKAGE_PIN T21 [get_ports {led_out[1]}]
set_property PACKAGE_PIN T22 [get_ports {led_out[0]}]set_property PACKAGE_PIN P16 [get_ports sys_rst]set_property PACKAGE_PIN Y9 [get_ports sys_clk]set_property IOSTANDARD LVCMOS33 [get_ports *]

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