Quartus 13.0和Modelsim SE 10.1a联合仿真

1、首先在Quartus建立工程，编写HDL文件，进行编译；编译通过后编写testbench文件，再进行编译，直到通过没有错误。。。

开始仿真设置，进行如下设置

选择 Tools -> Option -> EDA tool Option 设置Modelsim的安装路径；如下图：

注意：是你自己Modelsim的安装路径；Modelsim路径\win32。。。

最底下选项必须钩选。

所有设置均是在Quartus中完成。。。

2、选择 Assignments -> Setting ->EDA Tool Settings -> Simulation,进行仿真设置。

(1) 设置仿真工具Tool name为Modelsim；设置输出网表格式Format for output netlist，（我是Verilog HDL）；设置Time scale,(我是1ns) ,选择Compile test Bench；如下图：

(2)设置 ->Test Benches…

新建，-> New…;设置Test bench name:，（我是DDS_TOP_stimulate）;勾选Use test bench to perform VHDL timingstimulate;设置你的仿真文件模块实例，（我是uut0）;

选择Test bench and stimulation files,你建的testbench，(一般是.v文件)。

如下图：

设置结果：

点击->Apply，-> OK;设置终于结束，有点繁琐吧！>_<

所有设置均是在Quartus中完成。。。

(3)最后点击RTL stimulation, 开始仿真。

赶紧动手探索你的神奇之旅吧，享受仿真成功带来的乐趣！！！

版主刚开始做教程，如有不足，敬请原谅！祝好！

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