Verilog 层次化文件设计—

Verilog 层次化文件设计是通过顶层文件+调用的子模块来完成代码功能的实现。这里的顶层文件可以理解为是实体电路中的连线步骤，而子模块就是电路元件。本文采用文本形式编写顶层文件。

设置顶层文件先打开文件界面显示所有文件，再选择你要设置为顶层文件的文件。

选中后右键点击set as Top-Level Entity即可

顶层文件

module cdkzq(clk,en,Q,codeout); //彩灯控制器
input clk,en;
output [2:0] Q;  //计数器输出
output [6:0] codeout;  //译码器输出
zsr_4253_2_1 a(clk,en,Q);  //调用计数器子模块
zsr_4253_2_2 b(Q,codeout); //调用译码器子模块
endmodule

计数器子模块

module jsq(clk,en,Q);//计数器
input clk,en;   //输入时钟和使能
output reg[2:0] Q;  //计数器输出
always@(posedge clk) //时钟上升沿执行
beginif(en == 1'b1)  //使能端处于高电平自加beginif(Q < 3'd6)Q <= Q + 1'b1;elseQ <= 0;endelseQ <= Q;
end
endmodule

译码器子模块

module zsr_4253_2_2(Q,codeout); //译码器
input [2:0]Q;  //译码器输入接收计数器输出
output reg[6:0]codeout; //译码器输出
always@(Q)
begincase(Q)3'd0:codeout <= 7'b000_0001;  //Q为0   点亮a管3'd1:codeout <= 7'b000_0010;  //Q为1   点亮b管3'd2:codeout <= 7'b000_0100;  //Q为2   点亮c管3'd3:codeout <= 7'b000_1000;  //Q为3   点亮d管3'd4:codeout <= 7'b001_0000;  //Q为4   点亮e管3'd5:codeout <= 7'b010_0000;  //Q为5   点亮f管3'd6:codeout <= 7'b000_0000;  //Q为6   不亮default:codeout <=7'b000_0000;endcase
end
endmodule

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