HDLbits 刷题答案practice—

3.2.2.1 Four-bit binary counter（Count15）

3.2.2.2 Decade counter（Count10）

3.2.2.3 Decade counter again（Count1to10）

3.2.2.4 Show decade counter（Countslow）

3.2.2.5 Counter 1-12（Exams/ece241 2014 q7a）

3.2.2.6 Counter 1000（Exams/ece241 2014 q7b）

3.2.2.7 4-digit decimal counter（Countbcd）

3.2.2.8 12-hour clock（Count clock）

3.2.2.1 Four-bit binary counter（Count15）

module top_module (input clk,input reset,      // Synchronous active-high resetoutput reg [3:0] q);always @(posedge clk)beginif(reset == 1)beginq <= 4'b0;endelse beginq <= q + 1'b1; endendendmodule

3.2.2.2 Decade counter（Count10）

module top_module (input clk,input reset,        // Synchronous active-high resetoutput reg [3:0] q);always @(posedge clk)beginif(reset == 1)beginq <= 4'b0;endelse if(q == 9)beginq <= 4'b0; endelse beginq <= q + 1'b1; endend
endmodule

3.2.2.3 Decade counter again（Count1to10）

module top_module (input clk,input reset,output [3:0] q);always @(posedge clk)beginif(reset)beginq <= 4'b1;endelse if(q == 10)beginq <= 4'b1;endelse beginq <= q + 1'b1;end     endendmodule

3.2.2.4 Show decade counter（Countslow）

module top_module (input clk,input slowena,input reset,output reg [3:0] q);always @(posedge clk)beginif(reset)beginq <= 4'b0;endelse if(slowena)beginif(q == 4'd9)beginq <= 4'b0;endelse beginq <= q + 1'b1; endendendendmodule

3.2.2.5 Counter 1-12（Exams/ece241 2014 q7a）

module top_module (input clk,input reset,input enable,output [3:0] Q,output c_enable,output c_load,output [3:0] c_d
); //assign c_enable = enable;assign c_load = reset | ((Q == 4'd12) && enable == 1);assign c_d = c_load ? 4'b1 : 4'b0;count4 the_counter (clk, c_enable, c_load, c_d, Q);endmodule

3.2.2.6 Counter 1000（Exams/ece241 2014 q7b）

module top_module (input clk,input reset,output OneHertz,output [2:0] c_enable
); //wire [3:0] q0, q1, q2;assign c_enable ={((q1==4'd9) & (q0==4'd9)), (q0==4'd9), 1'b1};bcdcount counter0 (clk, reset, c_enable[0], q0);bcdcount counter1 (clk, reset, c_enable[1], q1);bcdcount counter2 (clk, reset, c_enable[2], q2);assign OneHertz = ((q2==4'd9) & (q1==4'd9) & (q0==4'd9));endmodule

3.2.2.7 4-digit decimal counter（Countbcd）

module top_module (input clk,input reset,   // Synchronous active-high resetoutput [3:1] ena,output [15:0] q);//申明低位到高位的寄存器，用作各个BCD计数器reg [3:0] cnt_0, cnt_1, cnt_2, cnt_3;//cnt_0计数器,个位always @(posedge clk)beginif(reset)begincnt_0 <= 4'b0;endelse if(cnt_0 == 4'd9)begincnt_0 <= 4'b0;endelse begincnt_0 <= cnt_0 + 1'b1; endend//cnt_1计数器，十位always @(posedge clk)beginif(reset)begincnt_1 <= 4'b0;endelse if(cnt_0 == 4'd9)beginif(cnt_1 == 4'd9)begincnt_1 <= 4'b0;endelse begincnt_1 <= cnt_1 + 1'b1; endendend//cnt_2计数器，百位always @(posedge clk)beginif(reset)begincnt_2 <= 4'b0;endelse if((cnt_1 == 4'd9) & (cnt_0 == 4'd9))beginif(cnt_2 == 4'd9)begincnt_2 <= 4'b0;endelse begincnt_2 <= cnt_2 + 1'b1; endendend//cnt_3计数器，千位always @(posedge clk)beginif(reset)begincnt_3 <= 4'b0;endelse if((cnt_2 == 4'd9) & (cnt_1 == 4'd9) & (cnt_0 == 4'd9))beginif(cnt_3 == 4'd9)begincnt_3 <= 4'b0;endelse begincnt_3 <= cnt_3 + 1'b1; endendend//物理连线assign q = {cnt_3, cnt_2, cnt_1, cnt_0};assign ena = {(cnt_2 == 4'd9)&(cnt_1 == 4'd9)&(cnt_0 == 4'd9), (cnt_1 == 4'd9)&(cnt_0 == 4'd9), (cnt_0 == 4'd9)};endmodule

3.2.2.8 12-hour clock（Count clock）


//时钟设计，分为时（01~12）、分（00~59）、秒（00~59）
module top_module(input clk,                    //上升沿检测input reset,             //同步复位，因此需要放在always块里面input ena,                 //ena为高电平才能进行时间加减output reg pm,             //pm   0-am  1-pm  当hh-mm-ss:11-59-59时，pm由0变到1output reg [7:0] hh,output reg [7:0] mm,output reg [7:0] ss); //sec设计 ss范围为00~59，此处的一秒为一个clk周期//不能把ss的8位直接拿来作为一个整体寄存器，否则12会输出为c//因此需要把这三个8位寄存器都分为2个4位的BCD计数器always @(posedge clk)beginif(reset)begin                //reset复位信号ss <= 8'b0;endelse if(ena)beginif((ss[7:4] == 4'd5) & (ss[3:0] == 4'd9))begin //当ss到59后下一个clk归0ss <= 8'b0;endelse begin              //需要考虑其中的两位BCD详细情况if(ss[3:0] == 4'd9)begin   //当ss的个位达到9需要归零，且ss的十位加1ss[3:0] <= 4'b0;ss[7:4] <= ss[7:4] + 1'b1;endelse beginss[3:0] <= ss[3:0] + 1'b1;endendendend//min设计 mm范围为00~59, clk的目的就是为了给mm归0always @(posedge clk)beginif(reset)begin               //reset复位信号 mm <= 8'b0;endelse if(ena & (ss[7:4] == 4'd5) & (ss[3:0] == 4'd9))begin  //当ena与ss达到59秒后，才可以后面操作加一if((mm[7:4] == 5) & (mm[3:0] == 9))beginmm <= 8'b0;endelse beginif(mm[3:0] == 4'd9)begin        //当mm的个位达到9需要归零，且mm的十位加1mm[3:0] <= 4'b0;mm[7:4] <= mm[7:4] + 1'b1;endelse beginmm[3:0] <= mm[3:0] + 1'b1; endendendend//hour设计 hh的范围为01~12always @(posedge clk)beginif(reset)begin             //reset复位信号 hh[7:4] <= 4'd1;hh[3:0] <= 4'd2;endelse beginif(ena & ((ss[7:4] == 4'd5) & (ss[3:0] == 4'd9)) & ((mm[7:4] == 5) & (mm[3:0] == 9)))beginif((hh[7:4] == 4'd1) & hh[3:0] == 2)beginhh[7:4] <= 4'd0;hh[3:0] <= 4'd1;endelse beginif(hh[3:0] == 4'd9)beginhh[3:0] <= 4'b0;hh[7:4] <= hh[7:4] + 1'b1;endelse beginhh[3:0] <= hh[3:0] + 1'b1;endendendendend//pmalways @(posedge clk)beginif(reset)beginpm <= 1'b0;endelse if((hh[7:4] == 4'd1) & (hh[3:0] == 4'd1) &(mm[7:4] == 4'd5) & (mm[3:0] == 4'd9) &(ss[7:4] == 4'd5) & (ss[3:0] == 4'd9))beginpm <= ~pm;           //当经过了12h后，pm进行翻转操作endend
endmodule

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3.2.2.5 Counter 1-12（Exams/ece241 2014 q7a）

3.2.2.6 Counter 1000（Exams/ece241 2014 q7b）

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