系列文章目录

多层高速PCB设计学习（一）初探基本知识（附单层设计补充）

多层高速PCB设计学习笔记（二）基本设计原则及EMC分析

多层高速PCB设计学习笔记（三） GND的种类及PCB中GND布线实战

多层高速PCB设计学习笔记（四）四层板实战（上）之常见模块要求

多层高速PCB设计学习笔记（五）四层板实战（下）之阻抗控制计算（SI9000）

文章目录

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常见要点
- 防静电（静电二极管）
- TVS管
- 模拟和数字分开
- 多电源供电备份区（二极管）
- PCB走线延时
- 等长规范
- SD/TF卡布线要点
- SDRAM布局
- DC电源布局
- USB模块
- 内电层分割
- 电源布线打孔
- 晶振
- 铺铜载流计算

以立创的梁山派联合凡亿教育的培训视频总结

常见要点

防静电（静电二极管）

原理图中BDFN2C051V二极管是静电二极管，当电压高于一定值就会导通，把静电放掉。瞬态电压抑制器，阻抗会在高脉冲时变小，从而把静电的能量导入到GND。

上图为该二极管数据手册中的钳制电压与峰值脉冲电流的关系，可以看到钳制电压大概在6v。当电压超过6v时，就会通过低阻抗来使得能量放掉。

TVS管

D5和D6是SMBJ3.3A二极管，在电路中和其他元件是并联关系，SMBJ二极管是瞬态二极管简称TVS，当TVS 二极管的两极受到反向瞬态高能量冲击（所以这里要反接）时，它能以10的负12次方秒量级的速度，将其两极间的高阻抗变为低阻抗，吸收高达数千瓦的浪涌功率，使两极间的电压箝位于一个预定值，有效地保护电子线路中的精密元器件，免受各种浪涌脉冲的损坏。

这里就要和上面的静电二极管区分开：

ESD静电二极管即为静电放电
TVS（SMBJ）管则是二极管形式的瞬态电压抑制管防护器件

ESD静电二极管主要是作用在被保护设备的关键引脚上，如各种高速信号端口，其正极连接到信号引脚的公共端，负极则接被保护的引脚，起泄放静电作用；
TVS则是一种瞬态抑制二极管，具有响应快，浪涌吸收能力强的特性，它主要放置在电源的输入端，用以吸收浪涌

TVS管有单向和双向，单向反接，因为他是反向钳制电压。

模拟和数字分开

模拟地和数字地、模拟电源和数字电源分开，通过0欧姆的电阻接在一起。

内电层采用的是数字GND和3V3

多电源供电备份区（二极管）

采用的是BAT54CT双二极管，这里使用在低功耗方面，当主板电源3V3断开时，用外接VBAT供电，这样系统状态不会丢失，主板电源开启的时候，一些RTC类似的东西还在，寄存器东西不会丢失

在不同额定工作电流下，正向压降不一样

PCB走线延时

在PCB设计中，实际布线长度决定了信号的传播时间。如果过孔多、元器件引脚多，或者网络上设置的约束多，将导致延时增大。
以T表示信号上升时间，Tpd表示信号线传播延时，若T>4Tpd，信号落在安全区域；若2Tpd<T≤4Tpd，信号将落在不确定区域；若T≤2Tpd，信号将落在问题区域。
主要是接收端的反射信号会到达驱动端。
（这一部分还需要再学习）

等长规范

SD/TF卡布线要点

SD/TF：

电源引脚加滤波电容，先大后小
先经过ESD静电释放器件再到卡引脚
SD卡单端控50欧姆阻抗
所有信号走在同一层，与高频信号隔开，最好单根包地，空间紧张就整组包地，且要有完整的参考平面。
SD卡时钟信号与其他间距20mil左右，最好包地
组内数据线不要相差太大，需要控制400mil以内，走线总长度不要太长尽量控制在12.5 inch之内
组内数据线不要相差太大，需要控制400mil以内，走线总长度不要太长尽量控制在12.5 inch之内

在下图的地线，最好间隔150mil-200mil打一个地过孔

SIM卡：

整组走线最好在内层。
clk时钟线务必包地，保证3W原则，不可跨电源平面

SDRAM布局

当中间无排阻时： 600-800 mil
当中间有排阻时： 800-1000 mil
控50欧姆阻抗（具体控制在下一篇）
信号线的间距满足3W原则，数据线、地址（控制）线、时钟线之间的距离保持20mil以上或至少3W
走线之间加一根地线进行隔离，地线宽度推荐为15-30mil

DC电源布局

多路开关电源的电感应该垂直放置

USB模块

USB3.0中两根用来接收，两根用来发送，还有一根是地。
USB2.0：480Mbps
USB3.0：5Gbps
Type-c：10Gbps

USB2.0接口布局：

串接阻容、ESD器件靠近USB接口
尽量使差分线路最短，以缩短差分线距离
USB要走差分，阻抗控制为90欧姆，并包地处理，总长度最好不要超过1800mil.
差分走线尽量减少换层过孔，过孔会造成线路阻抗的不连续，在每次打孔换层的地方
加一对回流地过孔，用于信号回流换层。
差分对不匹配的情况作出补偿，使其线长匹配，长度差通常控制在5mil以内

USB3.0接口布局：（相比2.0补充）

差分对间信号之间采用紧耦合模式，即走线之间的间距小于走线的宽度，这样能够提高差分信号抗外界噪声干扰的能力

Type-c：

Type-Ce 有RX/TX1-2四组差分信号，两组D+/D-差分信号，一共六对差分线
CC1/CC2是两个关键引脚，作用很多：探测连接，区分正反面，区分DFP和UFP，也就是主从配置Vbus，走线时面要加粗处理
控90欧姆差分

内电层分割

内电层可以有多种电源，像图中，利用线条，重建内电层可以分割出两块，这样可以一块铺5v，一块3V3

电源布线打孔

电源输入输出需要换层打孔时，输入应该打在滤波电容的前面，输出打在滤波电容的后面

希望滤波电容将过孔的不利影响消除。

晶振

晶振下面不要铺铜，也不要走线，同时，要注意差分走线，还要包地处理，这里包里没有包完全，应该一直包到芯片时钟引脚附近。

下图中就应该按照浅蓝色的走线方式，走类差分

像下面这样：

像之前的SDRAM，啥的都要注意能满足3w最好，不行就2w

嘉立创，快捷键：alt+m：工具-测量距离

铺铜载流计算

载流计算都是以铜皮在窄处进行计算，所以这些过孔放置的使得铜皮一些地方很窄

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