FPGA第三节：IP调用实现HDMI输出

本次实验主要是为之后实现AD以及高速AD实验做铺垫，主要是IP核的调用，COLOR模块用的黑金的。TMDS的原理部分不是实验的重点，之后也会采用IP核（RGB—>DVI）的形式。本次实验的顶层模块主要包含三个模块，色彩模块，时钟模块，RGB转DVI模块。
1、调用时钟的IP核实现所需时钟

2、调用RGB转DVI的IP核

3、调用COLOR模块
4、编辑顶层模块

module HDMI_OUT_DES(input sys_clk,output hdmi_oen,output TMDS_clk_n,output TMDS_clk_p,output [2:0]TMDS_data_n,output [2:0]TMDS_data_p
);
wire video_clk;
wire video_clk_5x;
wire video_hs;
wire video_vs;
wire video_de;
wire[7:0] video_r;
wire[7:0] video_g;
wire[7:0] video_b;COLOR hdmi_color_bar(.clk(video_clk),.rst(1'b0),.hs(video_hs),.vs(video_vs),.de(video_de),.rgb_r(video_r),.rgb_g(video_g),.rgb_b(video_b)
);vedio_clock video_clock_m0
(// Clock in ports.clk_in1(sys_clk),// Clock out ports.clk_out1(video_clk),.clk_out2(video_clk_5x),// Status and control signals.reset(1'b0),.locked());rgb2dvi_0 rgb2dvi_m0 (// DVI 1.0 TMDS video interface.TMDS_Clk_p(TMDS_clk_p),.TMDS_Clk_n(TMDS_clk_n),.TMDS_Data_p(TMDS_data_p),.TMDS_Data_n(TMDS_data_n),.oen(hdmi_oen),//Auxiliary signals .aRst_n(1'b1), //-asynchronous reset; must be reset when RefClk is not within spec// Video in.vid_pData({video_r,video_g,video_b}),.vid_pVDE(video_de),.vid_pHSync(video_hs),.vid_pVSync(video_vs),.PixelClk(video_clk),.SerialClk(video_clk_5x)// 5x PixelClk
); endmodule

5、编辑约束文件

set_property PACKAGE_PIN W17 [get_ports {sys_clk}]
set_property IOSTANDARD LVCMOS33 [get_ports {sys_clk}]
create_clock -period 20.000 -waveform {0.000 10.000} [get_ports sys_clk]
set_property IOSTANDARD TMDS_33 [get_ports TMDS_clk_n]
set_property PACKAGE_PIN Y18 [get_ports TMDS_clk_p]
set_property IOSTANDARD TMDS_33 [get_ports TMDS_clk_p]
set_property IOSTANDARD TMDS_33 [get_ports {TMDS_data_n[0]}]
set_property PACKAGE_PIN T22 [get_ports {TMDS_data_p[0]}]
set_property IOSTANDARD TMDS_33 [get_ports {TMDS_data_p[0]}]
set_property IOSTANDARD TMDS_33 [get_ports {TMDS_data_n[1]}]
set_property PACKAGE_PIN T21 [get_ports {TMDS_data_p[1]}]
set_property IOSTANDARD TMDS_33 [get_ports {TMDS_data_p[1]}]
set_property IOSTANDARD TMDS_33 [get_ports {TMDS_data_n[2]}]
set_property PACKAGE_PIN Y20 [get_ports {TMDS_data_p[2]}]
set_property IOSTANDARD TMDS_33 [get_ports {TMDS_data_p[2]}]
set_property PACKAGE_PIN W20 [get_ports hdmi_oen]
set_property IOSTANDARD LVCMOS33 [get_ports hdmi_oen]

注意时钟信号的引脚约束，放在MRCC的P引脚
6、实现，下载比特流文件

（。。。板子还是没到，后续补充实际效果吧）

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