ddr3配置 dsp6678_简简单单学TI 多核DSP（2）：TMS320C6678的时钟配置

参考TMS320C6678数据手册中的介绍，我分别介绍配置main PLL的几个关键寄存器

分频系数：上述PLL控制器的若干输出频率是可编程的，此时钟分频系数由寄存器PLLDIV2，PLLDIV5，PLLDIV8配置。

倍频系数： PLLM寄存器控制PLL控制器的倍频值。

PLL控制寄存器(PLLCTL)和二级PLL控制器(SECCTL)复位后，PLLCTL中的PLL使能位PLLEN可被修改，但是对PLL的功能没有影响，除非先将PLLENSRC控制位清零；非使能PLLEN后PLL进入旁路模式，此时可以对PLL进行配置，配置结束后PLLEN置位，PLL按照配置后的模式工作；SECCTL中的OUTPUT DIVIDE位给出PLL的次分频系数(1或2)。对于系统的MAIN PLL的详细配置流程，请参考TI官方的文档www.ti.com/lit/ug/sprugv2f/sprugv2f.pdf中的3.1：

寄存器RSTYPE、RSTCTL及RSTCFG、RSISO给出了PLL复位控制逻辑配置单元。

全面理解时钟系统，还需要与BOOT相关联。需要掌握C6678的BOOT相关的配置等等。也就是说，PLL的初始配置与BOOT相关。

下表是从C6678的数据手册里面摘录下来的，便于理解前面说的那句话以及理解上面列出的PLLD和PLLM：

PLL在BOOT模式下被置于PLL的状态下，PLL的初始参数是由BOOTMODE【12:10】决定。

TMS320C6678 main PLL初始化配置在TI的Demo程序中main函数调用KeyStone_main_PLL_init (10, 1)函数里的参数配置过程。

例程对应硬件的输入时钟CORECLK为100MHz；PLLM设置为10*2-1=20-1(PLLM寄存器，20倍频)；PLLD设置为1-1(MAINPLLCTN0中的PLLD字段，1分频)；OUTPUT DIVIDE(SECCTN)设置为2-1(对应2分频)，可以计算PLL输出时钟PLLOUT=CORECLK*(PLLM+1)/(PLLD+1)/(OUTPUT DIVIDE+) = 100MHz *20 / 1/2=1GHz。

例程所对应的DSP CorePac主频(SYSCLK1)为1GHz；相应外设控制器时钟SYSCLK2~11是在此基础上的分频。

上述寄存器设置参看TMS320C6678数据手册及用户手册.

下面给大家讲解的是DDR3的时钟配置：

DDR3 PLL为DDR3 存储控制器提供接口时钟；C6678上电复位后正常工作前需要为DDR3 PLL编程配置有效的时钟频率。DDR3 PLL的框图：

该PLL输入时钟DDRCLK为外部输入差分时钟; 输出时钟PLLOUT驱动DDR3接口，控制DDR3的数据读写速率。

DDR3 PLL配置不需要专用PLL 控制器，只需位于 BootCfg模块中的DDR3PLLCTN0和DDR3PLLCTN1，参考TMS320C6678数据手册7.7 DDR3PLL部分的说明。在对该寄存器写入配置前，需要先解锁(un-locking)KICK0/KICK1寄存器；同样修改配置寄存器后，需要锁定(locking)KICK0/KICK1寄存器。

DDR3 PLL配置寄存器各参数描述参考TMS320C6678数据手册；寄存器与Main PLL配置寄存器PLLCTN和SECCTN相似。

DDR3 PLL初始化流程如下：

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