HDLBits—Exams/ece241 2014 q7a

设计具有一下输入和输出的1-12计数器：

Reset同高电平有效复位，强制计数器为1

Enable高电平计数器运行

Clk正边沿触发时钟输入

Q[3:0]计数器输出

c_enable，c_load，c_d[3:0]分别控制count4的使能、负载和d输入的信号

module top_module (input clk,input reset,input enable,output [3:0] Q,output c_enable,output c_load,output [3:0] c_d
); //wire load;assign c_load = load;assign c_enable = enable;assign c_d = 1;always@(*)beginif(Q==12&enable)beginload = 1; endelse beginload = reset; endendcount4 the_counter (clk, c_enable, load, c_d ,Q/*, ... */ );endmodule

主要问题在于不清楚给的count4具体接口功能，有空来看看？

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