Verilog专题（十九）新世界的大门——状态机
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前言
HDLBits前面几题简单状态机的训练，同样的状态转移图分为异步复位和同步复位，除了复位不一样，基本上其他是一样的，所以这里就只介绍异步复位的情况。
1.Simple FSM 1
This is a Moore state machine with two states, one input, and one output. Implement this state machine. Notice that the reset state is B.
Module Declaration
module top_module(input clk,input areset, // Asynchronous reset to state Binput in,output out);
我的分析
状态机分两种类型：Moore状态机和Mealy状态机，两种状态机的区别如下：
Moore状态机：下一状态只由当前状态决定，即次态=f(现状，输入)，输出=f（现状）；
Mealy状态机：下一状态不但与当前状态有关，还与当前输入值有关，即次态=f(现状，输入)，输出=f（现状，输入）。
这里是最简单的Moore状态机（输出只与状态有关），只有两个状态，一个输入和一个输出，还有一个异步复位信号。我的答案用采用三段式编写：
module top_module(input clk,input areset, // Asynchronous reset to state Binput in,output out);//parameter A=0, B=1;reg state, next_state;always @(*) begin // This is a combinational always blockcase(state)A:beginif(in) next_state <= A;else next_state <= B;endB:beginif(in) next_state <= B;else next_state <= A;endendcaseendalways @(posedge clk, posedge areset) begin // This is a sequential always block// State flip-flops with asynchronous resetif(areset)state <= B;elsestate <= next_state;end// Output logicassign out = (state == B)? 1:0;endmodule
2. Simple FSM 2
This is a Moore state machine with two states, two inputs, and one output. Implement this state machine.
Module Declaration
module top_module(
input clk,
input areset, // Asynchronous reset to OFF
input j,
input k,
output out);
我的设计
这题与上一题原理一样，只是多了一个输入，通过状态转移图可以看出这里实现的是JK filp-flop,代码如下：
module top_module(input clk,input areset, // Asynchronous reset to OFFinput j,input k,output out); //parameter OFF=0, ON=1;reg state, next_state;always @(*) begin// State transition logiccase(state)OFF: beginif(j == 1) next_state = ON;else next_state = OFF;endON: beginif(k == 1) next_state = OFF;else next_state = ON;endendcaseendalways @(posedge clk, posedge areset) begin// State flip-flops with asynchronous resetif(areset) state <= OFF;else state <= next_state;end// Output logic// assign out = (state == ...);assign out = (state == ON)? 1 : 0;endmodule
3. Simple state transition 3
The following is the state transition table for a Moore state machine with one input, one output, and four states. Use the following state encoding: A=2'b00, B=2'b01, C=2'b10, D=2'b11.
Implement only the state transition logic and output logic (the combinational logic portion) for this state machine. Given the current state (state), compute the next_state and output (out) based on the state transition table.
| State | Next state | Output | |
|---|---|---|---|
| in=0 | in=1 | ||
| A | A | B | 0 |
| B | C | B | 0 |
| C | A | D | 0 |
| D | C | B | 1 |
我的设计
这里表格其实跟状态转移图是一样的，也是表示状态转移，具体代码如下：
module top_module(input in,input [1:0] state,output [1:0] next_state,output out); //parameter A=0, B=1, C=2, D=3;// State transition logic: next_state = f(state, in)always@(*) begincase(state)A: beginif(in == 0) next_state = A;else next_state = B;endB: beginif(in == 0) next_state = C;else next_state = B;endC: beginif(in == 0) next_state = A;else next_state = D;endD: beginif(in == 0) next_state = C;else next_state = B;endendcaseend// Output logic: out = f(state) for a Moore state machineassign out = (state == D) ? 1:0;endmodule
4. Simple FSM 3
The following is the state transition table for a Moore state machine with one input, one output, and four states. Implement this state machine. Include an asynchronous reset that resets the FSM to state A.
| State | Next state | Output | |
|---|---|---|---|
| in=0 | in=1 | ||
| A | A | B | 0 |
| B | C | B | 0 |
| C | A | D | 0 |
| D | C | B | 1 |
Module Declaration
module top_module(input clk,input in,input areset,output out);
状态转移图
我的设计
module top_module(input clk,input in,input areset,output out); //parameter A = 4'b0001, B = 4'b0010, C = 4'b0100, D = 4'b1000;reg [3:0] state, next_state;// State transition logicalways@(*) begincase(state)A: beginif(in == 0) next_state = A;else next_state = B;endB: beginif(in == 0) next_state = C;else next_state = B;endC: beginif(in == 0) next_state = A;else next_state = D;endD: beginif(in == 0) next_state = C;else next_state = B;endendcaseend// State flip-flops with asynchronous resetalways@(posedge clk or posedge areset) beginif(areset) state <= A;else state <= next_state;end// Output logicassign out = (state == D) ? 1 : 0;endmodule
HDL-Bits提供的答案
module top_module (input clk,input in,input areset,output out);// Give state names and assignments. I'm lazy, so I like to use decimal numbers.// It doesn't really matter what assignment is used, as long as they're unique.parameter A=0, B=1, C=2, D=3;reg [1:0] state; // Make sure state and next are big enough to hold the state encodings.reg [1:0] next;// Combinational always block for state transition logic. Given the current state and inputs,// what should be next state be?// Combinational always block: Use blocking assignments.always@(*) begincase (state)A: next = in ? B : A;B: next = in ? B : C;C: next = in ? D : A;D: next = in ? B : C;endcaseend// Edge-triggered always block (DFFs) for state flip-flops. Asynchronous reset.always @(posedge clk, posedge areset) beginif (areset) state <= A;else state <= next;end// Combinational output logic. In this problem, an assign statement is the simplest.assign out = (state==D);endmodule
上面两段代码孰优孰劣？有一说一，其实两段代码描述的都是同一张状态转移图，唯一的区别就是next_state的赋值。我个人角度是觉得三段式的代码风格会比较好，但是HDL-Bits提供的写法也没有问题，比较简练，还是根据个人口味选择吧，都是可行的代码格式。
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