前言

对于verilog的学习，这里推荐一个比较好的实践网站HDLBits：https://hdlbits.01xz.net/wiki/Main_Page

本系列记录一些我觉得有价值的题目，希望通过这些题目可以对verilog更加熟练。

D flip-flops

D触发器根据复位的不一样可以分为同步复位DFF和异步复位DFF，之间的区别就是复位信号是否在敏感列表中。

同步复位DFFmodule top_module (    input clk,    input reset,            // Synchronous reset    input [7:0] d,    output [7:0] q);    always@(posedge clk)begin        if(reset) q=0;        else q=d;    endendmodule异步复位DFFmodule top_module(  input clk,  input [7:0] d,  input areset,  output reg [7:0] q);    always @(posedge clk or posedge areset)    if (areset)      q <= 0;    else      q <= d; endmodule

D Latch

锁存器是电平触发，高电平跟随，低电平保持。

module top_module (    input d,     input ena,    output q);        always@(ena)begin        if(ena)q=d;    end    endmodule

JK flip-flop

J	K	Q
0	0	Qold
0	1	0
1	0	1
1	1	~Qold

module top_module (    input clk,    input j,    input k,    output Q);    always@(posedge clk) begin        if(~j & ~k) Q <= Q;        else if(j&k) Q <= ~Q;        else if(~j & k) Q <= 0;        else Q <= 1;    endendmodule

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建立了一个微信公众号“Andy的ICer之路”，此公众号主要分享数字IC相关的学习经验（后期打算与csdn同步更新），做公众号的目的就是记录自己的学习过程，很多东西回过头来可能就忘记了，为了记住知识和分享知识，希望自己可以保持更新，有兴趣的朋友可以关注一下！

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Verilog专题（九）DFF、Dlatch、JK flip-flop

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