现在有了一个能够仿真的SoC,将相应的RTL代码添加到vivado工程,使用FPGA进行原型验证

就是去除或者修改没有办法综合的模块(不需要的)


目录

将RTL代码创建成vivado工程

删除Tarmac模块

修改内存模型

添加RTL文件

可能会遇到的问题

红色的问号

ROM不能初始化,打不开相应的文件

时钟pin绑定的不是时钟



将RTL代码创建成vivado工程

删除Tarmac模块

将CORTEX_M0和USE_TARMAC的定义放到cmsdk_mcu_defs.v

并且将USE_TARMAC注释,表示不追踪指令的执行

修改内存模型

之前直接使用的SoC,它的RTL中,memory是不可综合的

需要根据手册修改成能够综合的memory

查看手册:使用下面的memory type

添加RTL文件

只需要添加设计文件,不需要任何的仿真用文件

利用Verdi能够很方便的查看使用的RTL文件及其所在位置

接下来就是愉快的添加吧~~~~

首先创建vivado工程

然后是添加,手动将需要的**_def.v文件添加进去

最好把源文件copy到工程里面

添加之后,是这样的~~

接下来直接综合,如果有报错再修改(不会有太大的错误~~)

然后引脚约束

最后布局布线

生成bit文件烧写FPGA开发板~

ok结束~~~~哈哈哈


可能会遇到的问题

红色的问号

ps说明:

这些灰色字体的问号不要怕,灰色说明没有用到,即使没有添加这个文件也没事

如果是黑色字体的问号,说明这个模块是需要使用的,你没有添加,因此需要添加到工程中去


ROM不能初始化,打不开相应的文件

因为我接下来会使用keil进行上板调试,因此这里不进行初始化也没关系,我就将ROM全部初始化为0

进行如下修改~


修改完之后一定要保存~~~

时钟pin绑定的不是时钟

直接按照提示在约束文件的最后面添加提示的语句就好~

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