多模分频器——递减计数器设计

1.异步递减计数器
- 1.1异步计数器原理图
- 1.2异步计数器仿真结果
2.同步计数器
- 2.1同步计数器原理
3.性能参数对比
4.D触发器原理分析

导师的项目是低功耗，尽量减少功耗。看到GPS_-TSMC28N_PLL_DIV用的是异步计数器。产生疑问，为什么用异步计数器而不用同步计数器。
利用相同的D触发器，分别设计同步计数器和异步计数器，在Cadence平台仿真验证。
下面分别设计3位的递减计数器，带置数端和置数使能

1.异步递减计数器

1.1异步计数器原理图

异步递减计数器，用带置数功能的D触发器实现，每一个D触发器的Q-和D连接，构成二分频器。PI是置数端，LD是置数使能（高点平有效）。开始从S3 S2 S1开始递减计数，当Q3 Q2 Q1=000时，经过或非门输出高电平，使能置数，使的Q3 Q2 Q1= S3 S2 S1。

注意：此处的置数端为异步置数，当LD=1时，立即置数，图中化成了与非门，应为或非门，置数高电平有效

cadence仿真电路如图所示。

1.2异步计数器仿真结果

这里不放仿真结果图片，仿真功能正常。

2.同步计数器

2.1同步计数器原理

用时序逻辑设计的方法，画出真值表：
根据真值表画卡诺图
根据卡诺图化简逻辑表达式

根据逻辑表达式，搭建电路图，采用与异步计数器同样的D触发器。

3.性能参数对比

功耗对比表

时钟频率	异步	同步
100M	1.76uA	3.37uA
2G	33.4uA	66.4uA
3G	无法工作	无法工作

传播延时对比表传播延时仿真的时候，cadence中vpulse信号源的上升下降时间不设置，保持软件自动设置。

时钟频率	时钟边沿	异步tplh	同步tplh	异步tphl	同步tphl
100M	100p	220p	260p	170p	180p
2G	5p	170p	201p	116p	113p

同步和异步计数器最高工作频率近似均在2-3G，传播延时差距不大，但同步计数器功耗较大，由于其包含有大量的组合逻辑电路。

4.D触发器原理分析

如图为计数器中用到的D触发器，带异步置数功能。红色的为数据端，如1.1节所示的异步计数原理图，将Q-和数据端DATA接在一起，构成递减计数器（也可以看作二分频器）。PI是置数端，LD是置数使能（高点平有效），LD=1时，Q=PI.
下面分析D触发器的功能：假设Q-与D端未连接，分析正常触发器的功能。
假设正常计数：LD=0,LDB=1;LDIN=0
clk=0时：T1=D-，T2=1
clk=1时：T1=D-（保持clk=0时的数据），T2=D,Q-=D-,Q=D。
置数功能：
假设LD=1,LDB=0;LDIN=1
则PI经过两级反相器传递给Q。完成置数功能。

问题：蓝色线的作用是什么？是否可以去掉
将蓝色反馈回路去掉后搭建如下电路仿真触发器的功能。

如图所示为一个2位的递减计数器，已经除去了蓝色反馈线。仿真结果如下

图a 无蓝色反馈线的异步递减计数器仿真结果

图b 带蓝色反馈线的异步递减计数器仿真结果

图a和图b对比结果，在Q2Q1=00之后，计数器重新置数为11，无蓝色反馈线的触发器的Q1会立即再拉低，导致Q2Q1=11状态无法保持一个时钟周期。

假设，在某个上升沿之后，Q2Q1=00，此时LD=1,立即置数Q1=1,则Q-=0。
此时T2=0;上升沿之后，clk仍然为高电平clk=1；此时会将T2=0传递到Q端，使得Q立即拉低。
如果带有蓝色反馈线：
在某个上升沿之后，Q2Q1=00，此时LD=1,立即置数Q1=1,则Q-=0。与此同时，由于蓝色反馈线的存在会使得T2=1，之后clk为高电平clk=1；此时会将T2=1传递到Q端，Q端数据不变。

同理如果，假设在某个上升沿之后，Q2Q1=00，此时LD=1,立即置数Q1=0,则Q-=1。
当T2=1时，上升沿之后，clk仍然为高电平clk=1；此时会将T2=1传递到Q端，使得Q立即拉高，出现错误。

总结：蓝色反馈线的存在会在置数的同时将T2与Q端数据保持一致，防止在上升沿置数之后clk=1的时候，将T2传递给Q，造成错误。

2020.08.31更新
跟导师聊过之后，导师提出质疑，理论上同步计数器时钟信号驱动更多mos管的栅极，而本次仿真验证的过程用的是cadence理想时钟，驱动能力相当于无穷大。真实的仿真过程是双模预分频输出驱动连个计数器，而双模预分频驱动能力有限，驱动太多mos管限制工作频率提高。

多模分频器——递减计数器设计（cadence）相关推荐

多模分频器原理及simulink建模仿真
多模分频器及simulink仿真分析一.多模分频器简介 1.1 双模分频器和计数器实现多模分频器 1.2 2\3分频单元实现多模分频器二. 多模分频器simulink建模仿真 2.1 双模分频器与 ...
（212）Verilog HDL：四位移位寄存器和递减计数器
(212)Verilog HDL:四位移位寄存器和递减计数器 1.1 目录 1)目录 2)FPGA简介 3)Verilog HDL简介 4)Verilog HDL:四位移位寄存器和递减计数器 5)结语 ...
实验五、任意N进制异步计数器设计
实验五任意N进制异步计数器设计实验目的掌握任意N进制异步计数器设计的方法. 实验要求一人一组,独立上机. 在电脑上利用Multisim软件完成实验内容. 实验内容说明任意N进制异步计数器的 ...
电气simulink常用模块_多模分频器原理及simulink仿真分析
@TOC 多模分频器原理及simulink仿真分析一.多模分频器简介在射频电路中常常用到多模分频器,其中可编程分频器应用广泛,可以产生多种分频比. 主要有两种实现方案,如下所述: 本文用的参考文 ...
4位BCD计数器设计
状态转换: 输出函数: 4位BCD计数器设计:
FPGA中计数器设计探索
FPGA中计数器设计探索,以计数器为32位为例: 第一种方式,直接定义32位计数器. reg [31:0]count; quartus ii 下的编译,资源消耗情况. 85C模型下的时钟频率. 0C模 ...
FPGA _Verilog HDL_8位加法计数器设计实验
一.题目 8位加法计数器设计. 二.源代码说明:本实验实现了八位加法计数器,可以用于定时1us;其中CLK,EN,RST, LOAD,DATA作为输入信号:CLK作为时钟信号,频率为50MHz:EN ...
（90）FPGA十进制计数器设计-面试必问（十四）（第18天）
(90)FPGA十进制计数器设计(第18天) 1 文章目录 1)文章目录 2)FPGA初级课程介绍 3)FPGA初级课程架构 4)FPGA十进制计数器设计-面试必问(十四)(第18天) 5)技术交流 ...
（27）FPGA计数器设计（硬核实现）
(27)FPGA计数器设计(硬核实现) 1.1 目录 1)目录 2)FPGA简介 3)Verilog HDL简介 4)FPGA计数器设计(硬核实现) 5)结语 1.2 FPGA简介 FPGA(Fiel ...

多模分频器——递减计数器设计（cadence）