一.多模分频器简介

在射频电路中常常用到多模分频器，其中可编程分频器应用广泛，可以产生多种分频比。主要有两种实现方案，如下所述：
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1.1 双模分频器和计数器实现多模分频器

图1 双模分频器与计数器实现多模分频器如图所示，
a) 首先进行初始化，两个计数器分别载入初值J 和K，设定N/N+1双模分频器的模数控制字Cw 为低电平0，控制双模分频器实现N+1分频，否则双模分频器实现N分频。计数器开始倒计数。
b) 计数器采用减法计数方式，每个时钟上升沿到来，两个计数器自减一，因为吞咽计数器初值K小于脉冲计数器初值J，所以吞咽计数器首先减为0 值。
c) 吞咽计数器到达0 值以后，控制模数控制信号Cw 跳变为1，N/N+1双模分频器开始进行N 分频，在此期间脉冲计数器一直进行减一计数，直到变为0 值。
d) 在脉冲计数器减到0 值后，产生一个复位信号Rst，模数控制字Cw再次跳变为低电平0。这样便完成了一个周期的工作过程,重新置入初值。
e) 重复上述步骤。

综上所述：总的分频比为DR=K(N+1)+(J−K)N=K+JNDR=K(N+1)+(J-K)N=K+JN DR=K(N+1)+(J−K)N=K+JN
一帮情况下，N是定值，通过修改K和J的值实现不同的分频比。
缺点
1.分频比最小值为1，即频率最小步进值为参考频率F_clk。在某些应用中，较低的参考时钟频率会限制系统性能。
2.针对与不同的系统要求，需要重新设计双模分频器以及计数器，而且多位的计数器硬件消耗较大。

1.2 2\3分频单元实现多模分频器

另外一种采用2/3单元组合构成多模分频器。

图二2/3单元构成的多模整数分频器此处不做仔细讲解，**总得分频比**:

该结构的不足就是分频范围受限，最小分频值是2n2^n2n，最大分频比为2n+1−12^{n+1}-12n+1−1。

缺点

1.最小分频比受限，有相关论文解决此问题。
2.随着2/3分频单元的增加，功耗增大。

优点

1.相比于双模分频器构成的多模分频器，其结构简单，容易扩展，每个分频单元的结构完全相同，方便后端设计。

二. 多模分频器simulink建模仿真

针对以上分析，分别仿真两种多模分频器实现方案。

2.1 双模分频器与计数器构成的多模分频器原理及simulink建模仿真

总的分频比为DR=K(N+1)+(J−K)N=K+JNDR=K(N+1)+(J-K)N=K+JN DR=K(N+1)+(J−K)N=K+JN

重写分频比公式和多模分频器结构图：以N=8，J=18，K为变量为例，通过改变K值改变分频比。根据框图可知多模分频器需要一个双模分频器，两个计数器，其中双模分频器实现是关键。计数器可以用matlab中现成的模块实现。双模分频器实现主要有以下两种方案：传统数字逻辑的双模预分频器，相位切换双模预分频器。下面分别介绍两种双模分频器分频原理及仿真分析过程。

2.1.1 传统数字逻辑双模分频器

传统双模预分频器分频比通常有4/5 8/9 16/17等等。要根据不同的系统单独设计这一点与2.2节介绍的基本分频单元很不同。
以4/5分频比为例介绍原理及仿真过程

4/5分频比的双模预分频 1.MC=1时：Q2的输出一直为1，只剩下DFF0和DFF1两个触发器。构成四分频，占空比为50%。高低电平各占2个时钟周期。想不懂的可以先随意假设三个触发器的输出，多画几个时钟周期就可以看出四分频。
2.MC=0时候，5分频。... 因为分频输出是

Q0‾\overline{Q_0}Q0，因此DFF0作为切入点。假设某个时钟上升沿到来之后，Q0Q_0Q0由高变低。则时钟上升沿到来之前必须满足Q0=1，Q2=1Q_0=1，Q_2=1Q0=1，Q2=1。从此刻上升沿开始根据逻辑状态画出Q0,Q_0,Q0,的波形。会发现Q0Q_0Q0为5分频，其中低电平2个时钟周期，高电平三个时钟周期。
缺点：三个D触发器工作在最高频率，动态功耗很大。

2.1.2 双模分频器与计数器构成的多模分频器simulink建模仿真

相位切换双模预分频

2.1.3 多模分频器simulink仿真

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本次仿真的多模分频器结构采用数字逻辑双模分频器，搭建simulink仿真电路。如下图所示

多模分频器simulink仿真其中，subsystem是4/5分频比的双模分频器。左边的部分是吞咽计数器，右边的部分是脉冲计数器。A和M是计数值。 4/5分频比的双模分频器simulink电路图如下所示：

设置吞吐计数器计数值为4，脉冲计数器技术值为2.。仿真结果如图所示。
注意，simulink仿真电路图中用的计数器，设置的是向上计数，分频原理中常用向下计数讲解。这里没有关系。都是循环计数，计数结束输脉冲即可。

多模分频器仿真结果

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