Cyclone V SoC FPGA学习之路第一章：总体了解

关键词：
adaptive logic modules – ALM 自适应逻辑模块
logic array block --LAB 逻辑阵列块
memory LAB --MLAB 记忆逻辑阵列块

一、产品特性（本身特性，及封装，命名，IO内部迁移）

CycloneV系列采用台积电的28nm低功耗工艺进行开发，内部集成了丰富的硬IP核及DSP，该系列总功耗与前几代相比降低了40%。该系列包括6种型号：只含有逻辑的E型号、614Mbps到3.125Gbps收发器的GX型号、6.144Gbps收发器的GT型号、以及集成了基于双核ARM的硬核处理器系统（HPS）的SE、SX、ST型号。

1.1cycloneV家族成员

cyclone V E系列命名规则

cyclone V E系列内部资源

cyclone V E系列封装

CycloneV GX，CycloneV GT，CycloneV SE，CycloneV SX，CycloneV ST系列命名规则、内部资源及封装类型详细见《Cyclone V Device Overview》第7页~第17页。
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1.2CycloneV系列引脚功能迁移表

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不同型号设备中，作为相同功能的专用引脚、配置引脚、电源引脚信息，可跨设备使用，可迁移型号列表如下。

注：标注红色中，对于M383封装使用不超过175个GPIO及U672封装使用138个GPIO，可做迁移，在Intel quartus Prime软件中引脚迁移列表中不显示，其他迁移信息可正常显示，使用软件中此功能，可验证迁移的兼容性。

二、资源块（逻辑块，dsp块，内存块）

2.1 自适应逻辑模块（ALM）

CycloneV使用28nm的ALM作为逻辑结构的基本构件，ALM是最小的逻辑单元，而不再是之前的LE(logic cells)，十个ALM组成一个逻辑阵列块（LAB），LAB是FPGA主要三部分组成之一（另外两个是输入输出单元(IOE），内部连接线（interconnect））。从下图看出它与相邻的LAB，存储器模块，DSP等模块用直接互联线进行连接。

2.2 可变精度的DSP块

CycloneV精度可调的DSP模块具有高性能、功耗优化的乘法操作，支持运算字长范围9x9、18x18和27x27；内置加法，减法和64位累加单元用于综合乘法结果；预加器支持18位或27位模式；所有模型的推导源自软件quartus prime。
下表列出了每种cycloneV器件的精度可调DSP资源：

2.3 内存块

CycloneV器件包含两种内存块：10kb大小的块（M10K）；640位的内存逻辑阵列（MLABs），其可被优化作为DSP移位寄存器，可将ALMs配成32x2块，每个MLAB作为双端口SRAM块，各个系列内存容量如下表：

三、接口（pll时钟接口，普通IO接口，外部内存接口，收发器）

3.1PLL时钟资源

550Mhz的cycloneV器件有16个全局时钟网络能够正常操作，时钟由外部时钟源从时钟输入引脚输入，这些设备最多有八个PLL，每个配有九个输出计数器，可以通过一个参考时钟合成多个时钟频率，减少振荡器的数量，以及减少时钟管脚的数量。

3.2常规IO接口

cycloneV提供高度可配置化的GPIO，具有以下优点：
支持可编程总线及若上拉；
具有可编程差分输出电压（VOD）和可编程预加重的LVDS输出缓冲区（需要深入了解）；
时序收敛支持使用fifo硬读输入寄存器路径，以及带有不同结构的延时锁相环链（需要深入了解）。

3.3硬核IP接口（PCIe Gen1 and Gen2）

首先了解到PCI-Express是继ISA和PCI总线之后的第三代I/O总线，即3GIO。由Intel在2001年的IDF上提出，由PCI-SIG（PCI特殊兴趣组织）认证发布后才改名为“PCI-Express”。它的主要优势就是数据传输速率高，另外还有抗干扰能力强，传输距离远，功耗低等优点。
PCIe硬IP包括MAC，数据链路和过渡层。

3.4外部内存接口

CycloneV支持两种硬件内存控制器（DDR3,DDR2,LPDDR2 SDRAM devices），对于SOC设备，只能增加一个硬件内存控制器在HPS(DDR3,DDR2,LPDDR2 SDRAM devices)。
所有的cycloneV设备支持DDR2,DDR3和LPDDR2 SDRAM设备有极大的灵活性。

下表给出外部内存参数（逻辑）

下表给出外部内存参数（HPS）

3.5低功耗收发器

CycloneV提供功耗最低的串行收发器，每通道在6.144Gbps最大功耗只有88mW。而且Cyclone V收发器的设计兼容多种协议和数据速率。收发器放置在设备的左外边缘，收发器通道由物理介质连接（PMA）、物理编码子层（PCS）和时钟网络组成。下图描述了收发器的位置和结构：

注：
PMA特性：为了有效防止内核和IO的噪声耦合进收发器，PMA块与芯片其他部分进行隔离开，确保信号的完整性。对与收发器，可以使用一条未使用的收发器PMA中的PLL通道来作为附加通道传输PLL。
PCS特性：cycloneV内核逻辑通过一个8，10，16，20，32或40位的接口连接PCS，取决与收发器传输速率和协议。CycloneV设备包含PCS硬IP为了支持PCIe Gen1和Gen2，Gbps Ethernet（Gbe），serial rapidIO（SRIO），还有一些公共无线电接口（CPRI）。

四、Soc with HPS(AXI，AMBA,硬件配置)

4.1 HPS特性

每个SOC内部包含FPGA构架和硬核处理器系统（包含处理器，外设，存储器控制器），这种组合实现ARM处理器的性能，还可利用这类处理器辅助系统，同时具备FPGA灵活的低成本和低功耗特性，减小了电路板面积。
HPS包含双核ARM Cortex-A9处理器，丰富的外设和多端口的SDRAM内存控制器。
HPS内部组成如下图：

4.1.1HPS-FPGA桥接（AXI）

HPS和FPGA之间连接通信，通过AMBA(Advanced Microcontroller Bus Architecture),AXI(Advanced eXtensible Interface)连接，桥接协议包含以下规范：
FPGA-to-HPS AXI总线支持32，64和128位宽数据，FPGA作为主机；
HPS-to-FPGA AXI总线支持32，64和128位宽数据，HPS作为主机；
轻量级AXI桥接协议，32位宽总线支持HPS作为主机，桥接通过控制状态寄存器（CSR）与FPGA建立连接。

4.1.2SDRAM控制子系统

HPS 的SDRAM控制子系统包括一个多端口的SDRAM控制器和DDR收发器，通过FPGA-to-HPS SDRAM接口，缓存和系统内部连接与FPGA分享数据，FPGA-to-HPS SDRAM接口支持AMBA AXI 和Avalon® Memory-Mapped (Avalon-MM) 接口标准。

4.2FPGA配置及处理器启动

FPGA和SOC是独立供电，可以通过降低时钟频率或关断时钟来减少消耗，或关断整个FPGA减少系统功耗；
配置FPGA和启动HPS是独立开的，可独立启动HPS，当HPS运行，可对FPGA进行重新配置，或者HPS和FPGA一起上电，先配置FPGA，通过内存引导启动HPS。

结语

《Cyclone V Device Overview》的学习，会对CycloneV有个概括性的认识，但是还有很多地方一知半解，需要继续深入学习。
第二章会对芯片硬件内部做更深入的了解

Cyclone V SoC FPGA学习之路第二章：硬件篇

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