Cyclone V SoC FPGA学习之路第二章：硬件篇

Cyclone V SoC FPGA学习之路第二章：硬件篇（内部资源）

前言

上一章了解了《cycloneV device datasheet》，其中数据手册里重点介绍了电源要求，时序参数性能等。下面是本人针对芯片内部资源做了总结。

关键词：
power-on reset POR
IOE io单元
on-chip termination – OCT
High Speed Transceiver Logic -=-HSTL(DDR)
Stub Series Termination Logic SSTL(DDR)
High Speed Unterminated Logic --HSUL
超高速接口微分标准 – PCML
总线低压差分信号 --BLVDS
微摆幅差分信号 --RSDS
发射机耦合逻辑电路 ECL（差分结构）

一、电气特性（电源供电范围，特性，FPGA电源、HPS电源）

1.1推荐操作条件

1.1.1绝对最大参数范围

电源供电范围
传输过程中，输入信号可能会有过冲电压，如下图列出当输入电流小于100mA过压范围小于2V，及持续时间小于20ns，不同过电压情况下，设备的可持续运行情况。

例：过压是3.85V时，假设设备寿命持续是10年，在此条件时，设备可持续时间为6.8年。

推荐操作条件（电压、温度）

注：
VCCIO是2.5，1.8，1.5，1.35，1.25V时，VCCPD必须是2.5V；VCCIO是3.0v时，VCCPD必须是3.0v；VCCIO是3.3v时，VCCPD必须是3.3v。
如果在cycloneV中没有设计安全特性，可以直接将VCCBAT连接1.5V,2.5B或3.0V电源上，上电复位(POR)电路可以监控VCCBAT，如果VCCBAT未上电，设备不会退出POR状态；
同样可适用于HPS供电，对于HPS，设计到tRAMP参数，当HPS_PORSEL=0时，规范为standard POR；当HPS_PORSEL=1时，规范为fast POR。

1.2收发器电源条件

注：intel建议对于cycloneV GT 和ST系统，VCCE_GXBL和VCCL_GXBL从1.1V上升到1.2V，遵从PCIe Gen2传输规范；
intel建议VCCE_GXBL和VCCL_GXBL从1.1V上升到1.2V，为了遵从CPRI传输规范，针对的是在4.9152Gbps（cycloneV GT,ST设备）和6.144Gbps（cycloneV GT和ST设备）。

1.3HPS电源操作条件

注：
VCCPD_HPS必须为2.5V，当VCCIO_HPS是2.5，1.8，1.5或1.2V时；VCCPD_HPS必须为3.0V，当VCCIO_HPS是3.0V时；VCCPD_HPS必须为3.3V，当VCCIO_HPS是3.3V时。
VCCIO_HPS只支持HPS的IO块区。

1.2 DC特性

Intel提供两种方式对设计进行估计功耗：the Excel-based Early Power Estimator (EPE) and the Intel®Quartus® Prime Power Analyzer feature，总的来说，使用后者可以基于已完成的布局与布线提供更高质量的评估。电源分析器可以结合用户设计，仿真结果和预估的信号活跃度，结合详细的电路模型，可以做出非常精确的预估。

1.2.1片上终端（OCT）校正精度规范

使能OCT校正后，上电后校正自动运行，IO自动连接校正区域。校正有串联方式校正（on-chip series termination (RS OCT)）和并联校正方式（on-chip parallel termination (RT OCT)），当温度，电压变化，精度会改变。

下表列出不带校正电阻的参数特性

校正电阻计算公式：

公式定义：
ROCT值计算范围受温度和VCCIO的变化调控；
RSCAL是上电时的OCT阻值；
ΔT是温度变化；
ΔV是电压变化；
dR/dT是RSCAL随温度变化的百分比；
dR/dV是RSCAL随电压变化的百分比。

下表列出上电后OCT变化

1.2.2 引脚电容

1.2.3热插拔

列出I/O引脚和收发器引脚的电流

1.2.4内部弱上拉电阻

所有的I/O引脚，除了配置，测试（test）和JTAG引脚，都有一个使能弱上拉。

1.3 IO标准说明（cycloneV device datasheeet第19页—）

表格列出各种IO标准的输入电压（VIH,VIL）,输出电压（VOH,VOL），电流驱动特性（IOH,IOL）

1.3.1 单端IO标准

其中特殊的包括单端SSTL,HSTL,HSUL电平参数特征

1.3.2差分IO标准

差分IO手册中介绍差分SSTL和差分HSTL两种标准

1.3.3 总体差分IO标准特性

差分输入电源由VCCPD提供且要求为2.5V。

注：
为了优化LVDS接收器，接收器数据速率在700Mbps以上时电压输入范围在1.0V到1.6V，接收器数据速率在700Mbps以下时电压输入范围在0V到1.85V；
优化RSDS接收器，电压范围在0.25V到1.45V；
对于优化mini-LVDS接收器，电压范围在0.300V到1.425V；
对于LVPECL接收器，通信速率在700Mbps以上输入电压范围在0.85V到1.75V，通信速率在700Mbps以下输入电压范围在0.45V到1.95V。

二、转换特性（GX\GT\SX\ST）速率（cycloneV device datasheeet第25页—）

下表列出cycloneV GX ,GT ,SX,ST设备支持所有的协议信息

2.1内核性能规格

2.1.1时钟树

2.1.2锁相环PLL

下表为逻辑的PLL，不包括HPS的PLL。

注：
IO最大的频率受quartus prime软件限制，对于不同的IO标准其周期是不同的；
内部速率受I/O fmax 和PLL的Fout限制；
高带宽PLL设置不支持外部的反馈模式；

2.1.2 DSP块

列出使用一个或两个DSP块的速率

2.1.3 内存块规格

为了实现最大的内存块性能，通过全局时钟为片上PLL做输入，设置50%占空比循环，使用quartus prime检测内存块的时序。

2.2外围性能

2.2.1高速IO

注意点：对于LVDS应用，PLL必须使用在内部PLL模式，要求通过使用LVDS时钟网络来完成；
CycloneV设备可以在所有的IO块上使用LVDS输出缓存类型来支持以下输出标准：RSDS输出标准速率可以高达360Mbps；mini-LVDS输出标准数据速率可以高达400Mbps。其他详细信息在《cycloneV Device Datasheet》46页起。

2.2.2占空比失真 Duty Cycle Distortion (DCD)

最坏情况在IO脚上的失真变形

2.3 HPS规格

对于HPS复位，最小的复位脉冲宽度复位信号是关于HPS_CLK1的6个时钟周期。

2.3.1 时钟及PLL

Hps时钟

注VCO-压控振荡器
振荡器频率范围

HPS PLL输出时钟范围在10-50Mhz，可以用作HPS_CLK1和HPS_CLK2输入。

PLL时钟抖动

通过以上公式可计算最大抖动，divide value(N)是对于每个PLL是提前设置好的，输入范围是1-64，举例最大输入抖动计算结果看下表：

2.3.2HPS支持协议及IO时序

HPS支持协议有QSPI，SPI,SD/MMC,USB,Ethernet，I2C,NAND,UART,CAN等；《cycloneV device datasheet》53页起开始详细介绍其时序及其特性参数
列出SPI主机时序图如下：

其特征参数如下（介绍时延和占空比等）

2.3.3HPS JTAG时序

三、配置方式

选用cycloneⅣ原理图示意

3.1 JTAG配置

JTAG模式下将.Sof文件下载到FPGA内部RAM运行，掉电程序丢失；JTAG模式也可以将JIC文件配置到flash中，也可以达到固化程序作用。JTAG支持3.3V,3.0V,2.5V,1.8V,1.5V电压模式，不同电压硬件电路会有不同。

3.2 FPP配置

FPP模式可以通过微处理器方式配置FPGA,支持解压配置数据，允许存储在配置芯片或其他存储位置的数据经过压缩处理，cycloneV接收到可以将其即时解压。

3.3 AS配置

主动串行（AS）配置,串行配置芯片提供一个串行接口去存储数据，在配置期间，FPGA通过串行接口读取数据，可以对数据进行解压及配置FPGA的SRAM单元，其功能有：可以将sof文件下载到外部flash中，达到上电主动加载程序的作用，掉电程序不丢失。

3.4 PS配置

PS指通过外部微控制器来配置FPGA，在此配置方案中，可以使用PC或微控制器控制从存储芯片（例如闪存）传输配置数据到FPGA中。配置数据存储为.fbf、.hex或.ttf格式。

3.4看门狗