（萌新的数电学习）用VHDL语言设计4位行波进位加法器

实验背景：
全加器是实现三位数相加的组合逻辑电路，共有三个输入，两个输出。输入变量中的两个用 X 和 Y 表示，代表两个加数，第三个输入 Z 表示低位产生的进位。两个输出用 S(和)与 C(进位)来表示。输出值由三位输入的算术和决定。当所有输入都为 0 时，输出均为 0。当输入仅有一个为 1 或三个全为 1时，输出 S 为 1。当输入有两个或三个为 1 时，则输出 C 为 1。全加器的布尔表达式用异或运算表示可写成：
S=X⊕Y⊕Z
C=XY+YZ+XZ

四位行波进位加法器由四个全加器级联形成。被加数A和加数B的下标从右至左依次递增，下标0表示最低有效位，进位位将整个全加器链式地连接起来。并行加法器的进位输入为C0，进位输出为C4。一个n位的行波进位加法器需要n个全加器,每个进位输出连接到下一个高位全加器的进位输入。

VHDL语言

Library IEEE;
USE IEEE.std_logic_1164.all;ENTITY siweixingbo ISPORT(I:IN std_logic_vector(3 downto 0);J:IN std_logic_vector(3 downto 0);c:IN std_logic;c1:out std_logic;Y:out std_logic_vector(3 downto 0));
END siweixingbo;ARCHITECTURE one of siweixingbo isSIGNAL out1,out2,out3,out4:std_logic;BEGINout1<= (I(0) and J(0)) or (I(0) and c) or (c and J(0));out2<= (I(1) and J(1)) or (I(1) and out1) or (out1 and J(1));out3<= (I(2) and J(2)) or (I(2) and out2) or (out2 and J(2));out4<= (I(3) and J(3)) or (I(3) and out3) or (out3 and J(3));Y(0) <= ((not I(0)) and J(0) and (not c)) or ((not J(0)) and I(0) and (not c))or ((not J(0)) and (not I(0)) and c) or(J(0) and I(0) and c);Y(1) <= ((not I(1)) and J(1) and (not out1)) or ((not J(1)) and I(1) and (not out1))or ((not J(1)) and (not I(1)) and out1) or(J(1) and I(1) and out1);Y(2) <= ((not I(2)) and J(2) and (not out2)) or ((not J(2)) and I(2) and (not out2))or ((not J(2)) and (not I(2)) and out2) or(J(2) and I(2) and out2);Y(3) <= ((not I(3)) and J(3) and (not out3)) or ((not J(3)) and I(3) and (not out3))or ((not J(3)) and (not I(3)) and out3) or(J(3) and I(3) and out3);c1<=out4;
END ARCHITECTURE one;

RTL视图

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