AXI,AXI_Lite,AXI_Stream
AXI 总线协议根据不同的场景,又更加的细分为了三种类型:
AXI
AXI-Lite
AXI-Stream (也叫AXIS)
完整的 AXI 总线协议涉及的内容较多,适合高速内部互联(通过 AXI Interconnet),独立的读写数据总线和独立的读写地址总线,加上 burst based 传输,使得其吞吐可以达到很高水准;之所以将 AXI 总线协议标准分为了 3 类,主要是为了针对不同的场景;
AXI4:完整AXI4传输总线适合高速内部互联,结构复杂,消耗的资源多;
AXI4-Lite:精简版的 AXI4 协议,是一个简单地吞吐量地址映射性通信总线,目的是为了与控制寄存器风格的接口组件进行通信并允许建立简单的组件接口,可以理解为,可以接低速外设的总线;
AXI4-Stream:跟 AXI4 的相比去除了地址线,只有简单的发送与接收和发送;
AXI 总线协议参考:AMBA 系列之 AXI 总线协议初探
AXI4-Lite 的接口的主要特点是:
- 1) 所有传输都是猝发长度为1
- 2)所有数据访问宽度和数据总线的宽度大小相同
- 3)支持数据总线宽度为32字节或64字节
AXI4 总线和 AXI4-Lite 总线具有相同的组成部分:
- 1)读地址通道,包含 ARVALID, ARADDR, ARREADY信号;
- 2)读数据通道,包含 RVALID, RDATA, RREADY, RRESP信号;
- 3)写地址通道,包含 AWVALID,AWADDR, AWREADY信号;
- 4)写数据通道,包含 WVALID, WDATA,WSTRB, WREADY信号;
- 5)写应答通道,包含 BVALID, BRESP, BREADY信号;
- 6)系统通道 ,包含 ACLK,ARESETN信号。
AXI4 总线和 AXI4-Lite 总线的信号也有他的命名特点:
- 1)读地址信号都是以AR开头(A:address;R:read)
- 2)写地址信号都是以AW开头(A:address;W:write)
- 3)读数据信号都是以R开头(R:read)
- 4)写数据信号都是以W开头(W:write)
- 5)应答型号都是以B开头(B:back(answer back))
AXI4-Stream 总线的组成有:
- 1)ACLK信号:总线时钟,上升沿有效;
- 2)ARESETN信号:总线复位,低电平有效;
- 3)TREADY信号:从机告诉主机做好传输准备;
- 4)TDATA信号:数据,可选宽度 32,64,128,256bit;
- 5)TSTRB信号:每一bit对应TDATA的一个有效字节,宽度为 TDATA/8;
- 6)TLAST信号:主机告诉从机该次传输为突发传输的结尾;
- 7)TVALID信号:主机告诉从机数据本次传输有效;
- 8)TUSER信号 :用户定义信号,宽度为128bit;
对于 AXI4-Stream 总线命名而言,除了总线时钟和总线复位,其他的信号线都是以T字母开头,后面跟上一个有意义的单词
AXI 和 AXI-Lite 可以通过 Inerconnect IP 进行互联;
AXI,AXI_Lite,AXI_Stream相关推荐
- AXI三种接口及DMA DDR XDMA介绍(应用于vivado中的ip调用)
一.AXI--高级可扩展接口(UG1037) 参考资源: [SDK篇_58~62_AXI接口简介[Xilinx]+[Vivado]+[AXI4总线]+[FPGA]-哔哩哔哩] 关于AXI握手过程都讲解 ...
- axi ps读写pl_PL读写DDR:Datamover能干什么
最近发现工程项目中一直在用AXI-DMA.这玩意儿搬数据倒是没问题,就是用axi-lite配置起来非常反人类...简单的办法其实是用datamover ip核. 这个ip核能干嘛呢.准备写个文章解析一 ...
- DDR controller控制器之AXI接口模块设计
1.设计方案 该模块是AXI接口与DDR3控制器的访问接口,属于AXI slave.主机AXI master通过发送对应的读写地址和对应的读写数据,这些地址和数据通过异步FIFO缓存模块进行跨时钟域的 ...
- AXI_Lite 总线详解
12.1前言 ZYNQ拥有ARM+FPGA这个神奇的架构,那么ARM和FPGA究竟是如何进行通信的呢?本章通过剖析AXI总线源码,来一探其中的秘密. 12.2 AXI总线与ZYNQ的关系 AXI(Ad ...
- Xilinx JESD204B IP AXI驱动代码
说明:Xilinx JESD204B IP AXI驱动代码,通过VIO进行JESD204B IP和寄存器的读写. 参考博客:Xilinx_JESD204B 效果简单展示如下: 方便调试,将AXI_Li ...
- AXI VIP的简单使用
文章目录 基础 用途 架构 官方TestBench范例 testbench的注意事项 小例 例子的用途 步骤 生成AXI VIP 添加测试文件 基础 用途 架构 The AXI VIP uses si ...
- AXI_lite代码简解(三)-AXI-LITE 自定义IP
AXI-LITE 自定义IP 目的:通过嵌入式软核或者硬核通过AXI_Lite接口(Master)控制FPGA端引脚的GPIO. 实现框图: 图4 50 自 ...
- XILINX AXI_Lite 总线详解
本文转载自FPGA之家 12.1前言 ZYNQ拥有ARM+FPGA这个神奇的架构,那么ARM和FPGA究竟是如何进行通信的呢?本章通过剖析AXI总线源码,来一探其中的秘密. 12.2 AXI总线与ZY ...
- Xilinx-ZYNQ7000系列-学习笔记(27):AXI时序分析
Xilinx-ZYNQ7000系列-学习笔记(27):AXI时序分析 一.AXI基本知识 此部分之前的博客写过,大家请参考Xilinx-ZYNQ7000系列-学习笔记(10):AXI总线 下面将AXI ...
最新文章
- linux 编译c_含有CGO代码的项目如何实现跨平台编译
- Android开发--Input/OutputStream操作
- python dataframe groupby_【Python数据分析基础】入坑必备的数据预处理操作
- Python 列表与元组的速度比较
- excel的快捷键ctrl+;无效
- 《深度学习》学习的TIP
- 一个带CheckBox的树形目录的递归算法(javascript)
- Visual Studio .NET已检测到指定的Web服务器运行的不是ASP.NET 1.1 版...的解决办法
- Django-组件拾遗
- Android LitePal使用总结
- VSCode配置vue用户代码片段Snippets
- arcgis字段求和_arcgis计算命令
- MATLAB的Monte Carlo方法,Monte Carlo的某些用法总结_monte carlo
- Android 应用进程启动流程
- 数字证书及其认证过程
- Quora的技术探索
- 记录一下小米8Root过程
- 求三角形面积-gyy
- php获取七牛上传token失效,上传文件到七牛时,bad token了怎么处理?
- 导入数据库显示服务器发生意外,mysql 数据库无法启动(Ignoring the redo log due to missing M...
热门文章
- 2020 PHP高级面试题之设计模式(四)
- 小学计算机余数在线,【思维导图】小学数学20-有余数的除法
- vb手动输入字符串(SQL语句)太长时 怎么换行输入
- qq幻想水母球前缀属性对比
- .Net 官方学习文档
- 计算机测控技术论文,计算机测控技术论文(2)
- APICloud联合腾讯云推出“云主机解决方案“,各种福利等你拿
- 3COM SS3 4400系列交换机VLAN功能设置
- Android中 onTouchEvent() 与 onInterceptTouchEvent()事件的区别详解
- Hexo 博客优化之博客美化系列(持续更新)