【Verilog基础】时序逻辑亚稳态 + 组合逻辑竞争冒险 总结
文章目录
- 前言
- 一、时序逻辑竞争冒险
- 1.1、什么是亚稳态
- 1.2、亚稳态是怎么产生的
- 1.3、如何避免亚稳态
- 二、组合逻辑竞争冒险
- 2.1、什么是竞争冒险？
- 2.2、怎么识别竞争冒险？
- （1）公式法
- （2）卡诺图法
- （3）示波器法
- 2.3、如何消除冒险？
- （1）增加冗余项
- （2）增加选通信号（高电平）
- （3）引入封锁脉冲（低电平）
- （4）增加滤波电容
- （5）采用可靠性编码
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