低功耗设计实现中secondary power pin的连接方法汇总

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在 Soc 设计中，必然要用到低功耗设计策略。低功耗设计涉及 clock gating，power gating，多电压域设计技术。在之前推送的低功耗设计篇提到低功耗设计中常用的一些 cell，比如Isolation cell，level-shifter， AON buffer等。针对他们的摆放要求也简单做过介绍，我相信大家也都特别清楚了。

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浅谈数字 IC 低功耗设计的若干种低功耗设计方案

今天吾爱 IC 社区小编主要做一个关于 secondary power pin 的连接方法及其注意事项的分享。

Isolation Cell

Isolation cell 一般都只占一条 row 的高度，它的 power pin 和标准单元是一样的。无需做特别处理。

AON Buffer

当一个特殊信号，比如控制 power switch cell 开关的 req，ack，钳位 clamp 信号，从 Power domain1 穿越另外一个 Power domain2 时，由于此类信号需要反馈到 AON 的 Domain，而 Power domain2 也是 local 的 power，此时就需要用 AON buffer 来 create 一段 buffer tree，实现从 PD1—>PD2—>AON 的跨越。

AON buffer 一般有 global power pin VDDC， global ground pin VSSC，local 的 power pin 为 VDD，local ground pin 为 VSS，如下图所示。

对于这类 secondary power pin 的连接方法，其实有很多种方法（主要有三种方法，下面做介绍），目的是一致的，需要将这类 pin 连接到对应的 power net 上。

Level Shifter

Level Shifter 一般有 High-Low，Low-High 以及同时支持 HL 和 L-H 这三种类型。考虑到应用的灵活性，设计中一般用的是最后一种类型的 Level shifter。另外还有普通 Level shifter 和 Enable Level Shifter 之分，这个希望大家在添加 level shifter 时不要搞错了。

Level Shifter 一般是占用两条 row 的高度。通过查看 lib 文件可以得知其含有多少个 power pin，那些 pin 是 std cell main rail，那些 pin 是 secondary power pin，如下图所示。

对于一个数字 IC 芯片中含有几千个这样的 Level shifter，我们应该如何去连接这类 secondary power pin 呢？主要有三种连接方法，下面分别详细介绍这几种方法。

Secondary Power Rail

这种方法是将 Level shifter 中 secondary power pin 所在的位置，延伸至整个 core 区域，从而作为一条 secondary power rail。这种方法可以实现一劳永逸，通过普通的 preroute 就可以实现。只要将 powerplan 规划好即可，无需管 Level shifter 的位置。这种方法是最 robust 的方式，供电最充足，而且最简便。

Preroute 到 Power Mesh 上

当第一种方法不能采用时（何时不能用？留给大家思考），我们可以考虑将 secondary power pin preroute 到我们设计的 power strap 上。通过这种方法也可以实现 secondary power pin 的连接。

但是采用这种方法，有个缺点。当你挪动 Level shifter 时，对应的 secondary power pin 就断开了，需要重新做 preroute。另外用这种方法很容易出现动态 IR drop 有较大压降的问题。

很多数字后端工程师往往没有这方面的概念，只知道将所有的 secondary power pin 连接好就 OK 了，殊不知仅仅这么做，可能已经埋了一个大炸弹。吾爱 IC 社区的小编一直强调要做一个有价值的数字后端工程师，要力争将同样的工作做得比别人好，比别人精细。

Signal route 布线

最后一种方法就是让工具在 route 阶段用 signal route 的方式将这些 secondary power pin 连接到 power mesh 上。这种方法是最简单，同时也是最粗暴的一种方法。反正我是绝对不会用的。一方面不方便项目 review，另外一方面 secondary power pin 连线很不规律，不美观。

不论采用何种方法，在连接 secondary power pin 时，应该严格遵守以下几个原则，这些要点都是小编经过多个项目实战总结出来的。

High Fanout 处理

如果采用第二种方法时，需要格外注意 power strap 所驱动的 fanout 数量。过小的 fanout 可能会导致某些 secondary power pin 无法连接到 power strap，出现 pg floating 的情况。过大的 fanout 则会出现带不动的情况，特别容易出现静态和动态 IR Drop 的问题（这个是很普遍的现象）。

IR Drop 分析之 Redhawk 分析流程

High Resistance 处理

当采用第二种方法时，需要格外注意高电阻路径，这样的供电路径是 IR drop 的 weakness 的地方。虽然可能本身 IR drop 没有问题，但这个是潜在的隐患。此隐患不除，芯片回来可能怎么死的都不知道。

这种高电阻路径就是指某个 Level shifter 的 secondary power pin 需要走一段相对比较长的路径，才能够到达 power strap。出现这种情况有两种原因，一种是 power mesh 比较薄弱，另外一种是实现时某些 app option 没有设置好，导致工具没有就近选择 power strap 来进行 power pin 的连接。

NDR 设置

无论采用何种方法，都需要指定一个比较宽的金属层来连接这个 secondary power pin。而且这个金属层次往往要选用高层的金属，这样电阻能够小些，压降会相对小点。

星球上的思考题，大家多多思考，欢迎来星球与小编交流。

对于 low power 设计中何时用 Isolation cell，何时用 level-shifter，如何选型，如何摆放这类 cell，如何处理它们的 secondary power pin 等一系列问题，欢迎踊跃交流，谈谈你们的看法，或者谈谈你们困惑的地方。可以结合下面的四核 cpu 为例，各个 cpu 根据应用需求可以进行 powerdown，scu 和 L2 这层也需要 poweroff，同时整个 cpu subsystem 做了 DVFS。请大家思考下如何规划 powerplan? 如何添加 isolation cell 和 level shifter？摆放这类 cell 有何特别要求？（搞懂这个问题，低功耗实现问题从此就不会困扰你了！）

小编知识星球简介：

在这里，目前已经规划并正着手做的事情：

ICC/ICC2 lab 的编写
基于 ARM CPU 的后端实现流程（已经发布）
利用 ICC 中 CCD（Concurrent Clock Data）实现高性能模块的设计实现（已经发布）
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时钟树结构分析（规划中）
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在这里，各位可以就公众号推文的内容或者实际项目中遇到的难题提问，小编会在 24 小时内给予解答（也可以发表你对数字后端设计实现中某个知识点的看法，项目中遇到的难点，困惑或者职业发展规划等）。

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