xilink（fpga）的ise使用

Ise使用方法

C=a+b

1：打开软件，点击file>> new project

2:建立一个新的工程，工程名为test >> next

3:设置FPGA信息，这里使用的是FPGA kintex7系列的xc7k325T.封装是FFG900,速度是-2，仿真工具选用ISE自带的ISIM,语言选verilog >> next.

4:这里是总结界面，点击finish。

5：选中xc7k325t-2ffg900,左键 >> new soure (design窗口下的implementation).

6:选择 Verilog module,file name 中输入文件名ADDER.

7，点击next。

8.点击finish。

9：输入代码并保存。

module ADDER(a,b,c);
input a;
input b;
output c;
assign c=a+b;
endmodule

10：代码写完后，点击view RTL schematic 即可进行编译，可查看原理图。

11：原理图生成了，说明程序没有语法错误，接下来进行动能仿真检查逻辑错误。

12：重新建立一个文件——view RTL schematic，文件名为TB_ADDER. >>next >> next.finish.

13.点击simulation，这是仿真界面，双击测试文件查看代码。

`timescale 1ns / 1ps// Company:
// Engineer:
//
// Create Date:   10:13:55 10/25/2021
// Design Name:   ADDER
// Module Name:   E:/fpga_xilink_text/ISE/test/TB_ADDER.v
// Project Name:  test
// Target Device:
// Tool versions:
// Description:
//
// Verilog Test Fixture created by ISE for module: ADDER
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// module TB_ADDER;// Inputsreg a;reg b;// Outputswire c;// Instantiate the Unit Under Test (UUT)ADDER uut (.a(a), .b(b), .c(c));initial begin// Initialize Inputsa = 0;b = 0;// Wait 100 ns for global reset to finish#100;// Add stimulus hereendendmodule

14.修改程序，在测试文件里修改一行代码,a设置成1。点击保存。

initial begin// Initialize Inputsa = 0;b = 0;

15.点击simulate behavioral model运行仿真。

找到“安装目录\Xilinx\14.x\ISE_DS\ISE\gnu\MinGW\5.0.0\nt\libexec\gcc\mingw32\3.4.2\collect2.exe”并将其删除，重新运行仿真器，问题得到解决！！

16.调试串口输入RUN 1ms.

17.将波形居中查看，可以看到c=a+b(1=1+0)仿真正确。

18.仿真正确后，就可以进行引导约束，从而进行板级仿真了，点击implementaton,跳回编译界面，点击I/O pin planning(planahead)-post-synthesis,打开引脚约束软件。

19：弹出窗口点击yes。弹出窗口点击close。

20这里是就可以根据板子上的引脚或者手册来约束引脚，完成后先保存，在点击close。

保存。关闭软件

21.引脚约束完成后生ucf约束文件，打开可以查看进行了那些约束。弹出窗口点击yes。

22.点击运行generateprogramming file进行综合，布局布线，生成bit文件。

23.点击运行configure target device

24.双击boundary scan。

25.在空白处右键点击initialize chain。

26.生成bit文件

27.串口提示是否下载flash中，选择no。

28.点击ok。

29.在芯片中心单机鼠标右键弹出菜单点击program，下载bit流文件到板子上。

30.显示program successed。

xilink（fpga）的ise使用相关推荐

FPGA中ISE软件调用IP核导入(.coe)文件并绘制正弦函数
作为一个FPGA小白,本人在学习FPGA软件的过程中看到了这个例子,网上也有相关的教程,奈何实在写的不清楚,我自己花了挺久才弄懂,为了在以后学习中少走弯路,把自己学习到的做个教程吧,供同样是小白的同学 ...
Lattice系列FPGA入门相关0(Lattice与Altera、Xilinx对比及入门)
需求说明:Lattice系统FPGA入门内容 :Lattice与Altera.Xilinx对比来自 :时间的诗 1.Lattice与Altera.Xilinx对比 latt ...
ISE verilog 综合错误提示：ERROR:Xst:880 - Johnson_source.v line 45: Cannot mix blocking and non blocking
背景:Xilinx公司的FPGA ,ISE 13.4 开发环境, verilog HDL语言问题描述:检查语法没有错误,但综合时出错,错误如下: ERROR:Xst:880 - "Jo ...
verilog程序，ISE 10.1环境下，检查语法和仿真均可，综合出错“ this signal is connected to multiple drivers.”
背景:Xilinx公司的FPGA ,ISE 10.1 开发环境, verilog HDL语言问题描述:检查语法没有错误,用modelsim仿真也可以,但综合时出错,错误如下: ERROR:Xst ...
基于verilog的FPGA编程经验总结(XILINX ISE工具)
1.用ISE仿真的时候.所用变量一定要初始化. ISE默认初始量为"XXXXX", 而Quarters是默认为"00000"的, 其实实际上, 下到FPGA里后 ...
FPGA之道（80）静态时序分析（六）常用时序约束介绍（基于ISE的UCF文件语法）
文章目录前言常用时序约束介绍时序环境约束分组时序约束 TNM TNM_NET TIMEGRP 常用时序约束周期约束输入时钟周期约束内部时钟周期约束关联时钟周期约束差分时钟周期约束输 ...
【 FPGA 】Vivado和ISE设计流程比较（重点是Vivado IDE）
ISE工具设计流程: NGDBuild表示翻译,MAP表示映射,PAR表示布局和布线.具体查看博文:XIlinx FPGA开发基本流程(一)(总介绍) 每一步都需要不同的数据模型. Vivado设计流 ...
ISE下载到FPGA内的文件格式
有bit.mcs.bin,三种用法不同 bit主要是下载后直接调试,重新上电需再次烧写 mcs是flash加载,下载完成后需重新上电且不必再次烧写,bin是内核加载一般都是默认生成的bit文件,bi ...
Xilinx FPGA 仿真环境设置(ISE + Modelsim + Debussy)
目的:使用ISE调用modelsim进行仿真,并使用debussy查看仿真波形准备: 安装ISE.Modelsim和Debussy软件将C:\modeltech_6.5a\modelsim.ini ...

xilink（fpga）的ise使用

xilink（fpga）的ise使用相关推荐

最新文章

热门文章