背景:Xilinx公司的FPGA  ,ISE 13.4 开发环境,  verilog HDL语言

问题描述:检查语法没有错误,但综合时出错,错误如下:

ERROR:Xst:880 - "Johnson_source.v" line 45: Cannot mix blocking and non blocking assignments on signal <key_n_r1>.

此类错误主要是在

always
begin
end
里的程序即有阻塞性赋值也有非阻塞性赋值(就是即有= 又有<=)。检查一下就可以排除。

ISE verilog 综合错误提示:ERROR:Xst:880 - Johnson_source.v line 45: Cannot mix blocking and non blocking相关推荐

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