用logisim设计交叉耦合电路时遇到的红线问题

交叉耦合电路在logisim中很可能出现红线，这其实很正常

该主从D触发器是上升沿的，在logisim里最初会产生红线，从而在之后其他电路中使用该触发器时输出端都会产最初生红线，很可能导致线上实验系统判错

该下降沿主从D触发器，红线产生在第一个D触发器的输出，而最后的输出（一开始）却没有出现红线，主要原因与时钟信号的值有关，具体我们看D触发器的具体实现：

从上面两张图不难看出，clk=0的时候，最开始是红线，clk=1时，红线消失，Q的值变为0，之后若再将clk=0，也不会出现红线。

使用logisim设计电路时，应尽量避免在设计之后会用到的电路时，其输出拟真时最初出现红线，否则之后使用时也会出现红线，从而可能导致系统判错

在实际使用中，该类情况出现的红线不会影响使用，只需时钟开始跳动，红线即消失，个人判断原因是，最初拟真时，因为clk=0，所以第一第二与非门都输出1，由于交叉耦合，
Q=¬nQ,nQ=¬QQ=\neg nQ, nQ=\neg Q Q=¬nQ,nQ=¬Q
而最初Q和nQ时没有值的，所以出现了红线。

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