zynq创建ramip核

新建一个工程
打开IP Catalog，搜索ram，找到Block Memory Generator
选择配置类型为单端口
修改写数据位宽为32
接着点击OK生成即可
打开veo模板文件，红色代表IP核还在生成中
可以把对应代码拷贝进顶层ip_ram.v文件就可以驱动ip核了

//----------- Begin Cut here for INSTANTIATION Template ---// INST_TAG
blk_mem_gen_0 your_instance_name (.clka(clka),    // input wire clka.ena(ena),      // input wire ena.wea(wea),      // input wire [0 : 0] wea.addra(addra),  // input wire [4 : 0] addra.dina(dina),    // input wire [15 : 0] dina.douta(douta)  // output wire [15 : 0] douta
);
// INST_TAG_END ------ End INSTANTIATION Template ---------

创建读写模块ram_rw.v

module ram_rw(input clk,input rst, // 高电平有效output reg ram_en, // 使能启动output reg rw, // 读写切换output reg [4:0] ram_addr, // 地址2^5=32位output reg [7:0] ram_wr_data);reg [5:0] rw_cnt;always @(posedge clk or posedge rst) beginif(rst == 1'b1)ram_en <= 1'b0;elseram_en <= 1'b1;endalways @(posedge clk or posedge rst) beginif(rst == 1'b1)rw_cnt <= 6'd0;else if(rw_cnt == 6'd63)rw_cnt <= 6'd0;elserw_cnt <= rw_cnt + 6'd1;endalways @(posedge clk or posedge rst) beginif(rst == 1'b1)ram_wr_data <= 8'd0;else if((rw_cnt <= 6'd31) && ram_en) // 用来写数据，此时使能要打开ram_wr_data <= ram_wr_data + 8'd1;elseram_wr_data <= ram_wr_data; // 保持不变end// 读写，默认处于写状态always @(posedge clk or posedge rst) beginif(rst == 1'b1)rw <= 1'b1;else if(rw_cnt <= 6'd31) rw <= 1'b1;elserw <= 1'b0;end// 地址always @(posedge clk or posedge rst) beginif(rst == 1'b1)ram_addr <= 5'd0;elseram_addr <= rw_cnt[4:0];end
endmodule

将这个模块例化进顶层ip_ram.v

module ip_ram(input sys_clk,input sys_rst);wire ram_en;wire rw;wire [4:0] ram_addr;wire [7:0] ram_wr_data;wire [7:0] douta;ram_rwraw_rw_u(.clk(sys_clk),.rst(sys_rst), // 高电平有效.ram_en(ram_en), // 使能启动.rw(rw), // 读写切换.ram_addr(ram_addr), // 地址2^5=32位.ram_wr_data(ram_wr_data));//----------- Begin Cut here for INSTANTIATION Template ---// INST_TAGblk_mem_gen_0 your_instance_name (.clka(sys_clk),    // input wire clka.ena(ram_en),      // input wire ena.wea(rw),      // input wire [0 : 0] wea.addra(ram_addr),  // input wire [4 : 0] addra.dina(ram_wr_data),    // input wire [15 : 0] dina.douta(douta)  // output wire [15 : 0] douta);// INST_TAG_END ------ End INSTANTIATION Template ---------
endmodule

编写管脚约束文件
打开ANALYSIS下的Schematic可以看见原理图
添加ILA在线调试模块，在IP Catalog输入ILA
选好探针数为5，位宽为2048
设置位宽后点击OK
点击ila的veo，拷贝进

-将探针连接信号

   ila_0 ila_0_u (
.clk(sys_clk), // input wire clk.probe0(ram_en), // input wire [0:0]  probe0
.probe1(rw), // input wire [0:0]  probe1
.probe2(ram_addr), // input wire [4:0]  probe2
.probe3(ram_wr_data), // input wire [7:0]  probe3
.probe4(douta) // input wire [7:0]  probe4);

完整顶层模块如下

module ip_ram(input sys_clk,input sys_rst);wire ram_en;wire rw;wire [4:0] ram_addr;wire [7:0] ram_wr_data;wire [7:0] douta;ram_rwraw_rw_u(.clk(sys_clk),.rst(sys_rst), // 高电平有效.ram_en(ram_en), // 使能启动.rw(rw), // 读写切换.ram_addr(ram_addr), // 地址2^5=32位.ram_wr_data(ram_wr_data));//----------- Begin Cut here for INSTANTIATION Template ---// INST_TAGblk_mem_gen_0 blk_mem_gen_u (.clka(sys_clk),    // input wire clka.ena(ram_en),      // input wire ena.wea(rw),      // input wire [0 : 0] wea.addra(ram_addr),  // input wire [4 : 0] addra.dina(ram_wr_data),    // input wire [15 : 0] dina.douta(douta)  // output wire [15 : 0] douta);// INST_TAG_END ------ End INSTANTIATION Template ---------ila_0 ila_0_u (.clk(sys_clk), // input wire clk.probe0(ram_en), // input wire [0:0]  probe0  .probe1(rw), // input wire [0:0]  probe1 .probe2(ram_addr), // input wire [4:0]  probe2 .probe3(ram_wr_data), // input wire [7:0]  probe3 .probe4(douta) // input wire [7:0]  probe4);
endmodule

生成比特流文件并自动跳转进调试界面
点击运行可以看到结果
把进制设置为十进制
查看两个时刻，读有效和写有效
rw=1时往里写入数据，从100开始递增，写数据时读数据里面得数值是无效的
rw=0时读数据，从写得100开始读
发现两个问题，递增到37而不是31结束，打扰了radix应该设置为unsigned decimal。还有77结束应该是78开始而不是100 ，修改完进制后这个问题也解决了
解决写有效时读数据还有值的问题，把 write first修改为no change并重新生成IP并进行编译，或者直接打开modelsim进行仿真（编译IP核实在太慢了

module testbench();reg sys_clk;reg sys_rst;always #10 sys_clk = ~ sys_clk; initial beginsys_clk = 1'b0; sys_rst = 1'b1;#20sys_rst = 1'b0;endip_ram u_ip_ram(.sys_clk (sys_clk),.sys_rst (sys_rst));
endmodule

并对代码进行了小修改，把数据清零了

 always @(posedge clk or posedge rst) beginif(rst == 1'b1)ram_wr_data <= 8'd0;else if((rw_cnt <= 6'd31) && ram_en) // 用来写数据，此时使能要打开ram_wr_data <= ram_wr_data + 8'd1;elseram_wr_data <= 8'd0; // 保持不变 修改为 清零end

可以看到第一行rw为低时在读数据，第二行计数到31时停止

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