modelsim多模块联合仿真时,同一signal,一边有信号另一边没有的问题
同一wire链接的两个模块,为什么有一遍会有信号,另一边看不到却没有?
这里empty信号,在fifo端就可以观察到信号,而在small_fifo_empty端就没有信号?为什么?
其他也是一样,很奇怪,难道是我模块中的其他模块的添加方式有问题?
观察fifo的数据指示口,发现数据其实是写进去了,但是在自己建立的component仿真文件中没有看到,是自己添加信号的方式有问题!
我的创建方法:
1.顶层bdf文件添加了需要的模块,连好线后,生成该pdf的vhd文件
2.用quartus生成默认的testbench模板,里面只有输入和输出,仿真的时候看不到内部连线的信号
3.我按照添加component的方法,添加了内部的信号(错误所在)
我新添加了component和对应的signal,
然后在port map中连接,但是这个component已经在原理图中连接好了,再次这么肯定不对,但是怎么观察内部的信号连接呢?
在这里可以选择,但是之前怎么i1下面就没有加号呢?
over!
转载于:https://www.cnblogs.com/Freezing-/archive/2013/05/17/3084279.html
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