时钟抖动对高速ADC采样系统的影响

在高速数据采样中，ADC时钟信号的稳定性对其性能有至关重要的影响，因为这些抖动会破坏高速ADC的时序。

孔径的定义

孔径时间ta，是指从采样时钟跳变开始，一直到保持电压建立。换言之，孔径是指采样保持电路中开关切换的时间，即从低阻态转换为高阻态的时间。由上面图可以看出，在ta时间内，模拟信号实际上是一直处于变化状态的，这就会导致量化值与实际模拟信号的一个延迟。对于一个确定的ADC来讲，孔径时间是一个定值。

孔径抖动

理想的时钟信号边沿应该是等间隔的，而上图所示的信号周期并不完全相同，这种情况成为时钟抖动。以此类推，孔径抖动，就是指ADC 孔径时间存在不确定性。在时间轴上，并不是完全的等间隔。

上图所示的Δt_RMS,即为孔径抖动。可以清楚看到ADC实际的采样时刻分散在TRACK+Δt_RMS时间内，TRACK为采样时钟，对应的电压变化范围是ΔV_RMS.

其中

ΔV_RMS = SLOPE * Δt_RMS

孔径时间和孔径抖动都是ADC的性能参数，是一个定值。

上图是一个高速ADC的孔径时间和孔径抖动。

采样时钟的影响

在上面的讨论中，ADC采样时钟TRACK是理想的，假设其抖动为ΔTRACK_RMS.则有

ΔV_RMS = SLOPE * （ Δt_RMS + ΔTRACK_RMS）

由上式可以看出，电压不确定度和压摆率，采样时钟抖动成正相关。就是说，信号变化的越快，采样时钟抖动越大，则由此产生的噪声越大。

由下图可以明显的看出时钟抖动对于理想分辨率ADC的信噪比影响。在欠采样的情况下，会严重失真。

更完整的一个有关时钟抖动对SNR影响的公式如下图所示

抖动影响的时域分析

上面诸多论述，以频域分析居多，下面将更加直观分析时钟抖动造成的不确定性影响。

首先是采样过程，如图均匀采样频率F_s=，非均匀采样频率也是，但有较大噪声，两者都一共取点40个

到目前为止，采样过程并没有什么大问题，只是间隔出现了不一致。但是，请注意均匀采样的采样位置是可以确定的，即从零开始，落在N*1/20S 时刻；而非均匀的采样的采样时刻是不确定的。

下一步，信号还原。即以等间隔时间轴恢复采样数据。

上图蓝线是等间隔采样的恢复信号，橙色线是非均匀的时间采样的恢复，下图是非均匀采样的时间误差。

可以看到橙色线的信号出现了明显的畸变。如果采用更大采样速度，则可以看到明显的因为时间抖动而引入的噪声。

小结

ADC数据采样的恢复一定是按照已知的采样频率和采样间隔进行的，这就要求之前采样的时间间隔必须和恢复时间间隔保持一致，否则就会导致在A时刻恢复B时刻的情况出现。从而引入不确定性误差。这种误差会随着输入模拟信号频率的升高而进一步得到放大。

在ADC系统孔径延迟和孔径抖动确定的情况下，作为系统同步的核心-采样时钟的稳定性就显得弥足重要。

参考资料

http://www.elecfans.com/article/85/126/2016/20160118400057_a.html

MT-007，孔径时间、孔径抖动、孔径延迟时间——正本清源，ADI，Walt Kester

AN-501，孔径不确定度和ADC系统性能，ADI，Brad Brannon，Allen Barlow

AN-756，采样系统以及时钟相位噪声和抖动的影响，ADI，Brad Brannon

转载于:https://www.cnblogs.com/qiantuo1234/p/7300513.html

时钟抖动对高速ADC采样系统的影响相关推荐

高速ADC时钟jitter对信噪比和有效位数的影响
高速ADC的时钟jitter会影响高速ADC的信噪比SNR,而信噪比决定了模拟前端输入的有效范围.所以需要先确定模拟前端的有效输入范围,然后确定应该满足的SNR,然后推导出时钟jitter. 一.模拟 ...
高速ADC设计中不可忽视的一个参数-时钟jitter--补写
初次接触高速ADC的时候,师傅跟我说一定要让输入的采样时钟的jitter满足设计需求,但是我在问您师傅到底是什么样的需求的时候,师傅说去看DATASHEET,,但是我翻遍了整个DATASHEET,也没 ...
fft之后求模值和相位_如何利用相位噪声测量表征时钟抖动来加速设计验证过程...
随着数据速率的提高,时钟抖动分析的需求也在与日俱增.在高速串行数据链路中,时钟抖动会影响发射机.传输线和接收机的数据抖动.时钟质量保证的测量方法也在不断发展.目前的重点是针对比特误码率(BER) 建立 ...
了解JESD204B规范的各层—— 从高速ADC的角度出发
本文内容来自ADI的技术文章,作者:Jonathan Harris 原网址为:https://www.analog.com/cn/technical-articles/understanding-la ...
时钟抖动（Jitter）的基本概念
随着通信系统中的时钟速率迈入GHz级,抖动这个在模拟设计中十分关键的因素,也开始在数字设计领域中日益得到人们的重视.在高速系统中,时钟或振荡器波形的时序误差会限制一个数字I/O接口的最大速率.不仅如此 ...
高速ad指标分析 matlab,高速ADC的动态性能参数和基于DSP技术的测试方法研究
高速ADC是信号处理机的不可欠缺的组成部分,其性能的好坏对信号处理系统的整体性能也至关重要.通常ADC的技术参数是由生产厂商提供,可作为设计的重要依据,但是在电路板上形成的ADC模块的性能如何,还与A ...
时钟抖动（Jitter）的基本概念【转载】
时钟抖动(Jitter)的基本概念李倩发表于 2018-03-13 10:21:08 电子说随着通信系统中的时钟速率迈入GHz级,抖动这个在模拟设计中十分关键的因素,也开始在数字设计领域中日益得 ...
苹果频率测试软件gen,【技术干货】进行精准的PCIe 4.0时钟抖动测量
原标题:[技术干货]进行精准的PCIe 4.0时钟抖动测量随着数据传输速率的提升,相关标准也变得越加严苛.PCI-Express标准亦呈现了此趋势,从PCIe Gen3.1的抖动要求为1.0ps R ...
基于SelectIO的高速ADC时序实现(二)
Learning is the only thing the mind never exhausts, never fears and never regrets. ...

时钟抖动对高速ADC采样系统的影响

时钟抖动对高速ADC采样系统的影响相关推荐

最新文章

热门文章