随着数据速率的提高，时钟抖动分析的需求也在与日俱增。在高速串行数据链路中，时钟抖动会影响发射机、传输线和接收机的数据抖动。时钟质量保证的测量方法也在不断发展。目前的重点是针对比特误码率(BER) 建立时钟性能和系统性能之间的直接联系。

今天我们将探讨参考时钟的作用和时钟抖动对数据抖动的影响， 并讨论一种使用 Keysight E5001A 精确时钟抖动分析应用软件 ( 可在 E5052B 信号源分析仪上运行 ) 的全新测量技术。该测量技术提供了前所未有的测量精度，可测量随机抖动 (RJ) 并对随机抖动和周期抖动 (PJ) 分量进行实时抖动频谱分析，以提升您的设计质量。我们还探讨了解决方案的实时测量功能，此功能可加快设计验证过程。

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参考时钟在高速串行应用中的作用

图 1 所示的是高速串行数据链路中的主要元器件。发射机通常将一组速率较低的并行信号转换成串行数据流。信号经过一条包括多个背板和电缆的传输通道进行传送。接收机通常会解释输入的串行数据，从中分离出时钟，再把串行数据重新转换成并行数据流。在许多诸如此类的说明中，参考时钟更多地被视为一个组成部分但不是关键部分，但是在高速串行数据系统中数据比特率可达数吉比特，此时参考时钟是一种关键部分。通常，参考时钟的振荡速率远远低于数据速率，并在发射机中成倍增长。发射机使用参考时钟来确定串行数据流中的逻辑变换定时。发射的数据中包括参考时钟的特征。在接收机中可能会出现两种不同的情况。如果未分配参考时钟，则接收机会利用锁相环 (PLL) 从数据流中还原时钟— 并利用该时钟定位采样时间点。如果已分配参考时钟，则接收机会同时使用数据信号和参考时钟来定位采样点。

图 1. 参考时钟的作用

图 2. 时钟抖动对发射机的影响

图 3. PLL 频率响应

时钟抖动对发射机数据抖动的影响

参考时钟是最终的系统定时源。它为发射机、已分配和未分配的时钟系统提供时基，而接收机的时钟恢复电路可以重现参考时钟特征。现在我们将探讨时钟抖动如何在系统发射机中进行传输。

发射机必须用适当的因数乘以参考时钟获得数据速率，才能确定逻辑变换定时。例如，对于 100 MHz 参考时钟和 5 Gb/s 输出信号，发射机将用PLL 给参考时钟乘以因数50。PLL 乘法器不仅放大时钟抖动，还引入其自身的抖动，主要是PLL 压控振荡器(VCO) 的RJ。频率乘以因数n 的结果是相位噪声功率载波比乘以n2，所以抖动迅速变大。

发射机中的PLL 乘法器具有一定的频率响应，通常是如图 3 所示的二阶响应。非均匀频率响应会产生一个值得注意的问题: 时钟抖动实际上有什么影响? 如果PLL 非常出色且带宽为零，那么它将过滤掉所有的时钟抖动，从而为发射机提供无抖动时基。当然，零带宽意味着无限锁定时间，所以我们不得不综合考虑，但是PLL 带宽越窄，参考时钟加入数据中的抖动就越小。确定时钟是否能在系统中正常工作且符合预期的BER 要求，需要对抖动频谱进行详细测试。

真实的抖动源

如果观察实际环境中的高速数字电路，您会发现许多抖动源，如图4所示。跟我们前面讨论的一样，时钟信号通常分配给多个IC，时钟频率可能进行乘法和/ 或除法运算。即使我们假设来自晶体振荡器的参考时钟具有较低的抖动， 但是由于IC 带来的附加噪声或其他设备产生的干扰，经过乘法或除法运算的输出时钟也可能不是非常干净。

开关电源的噪声是一个主要污染源，开关频率一般为100 kHz 到1MHz。开关电源噪声可能会注入时钟信号线路，它在左下角的图4 中显示为PJ。

其他周期抖动源可能是来自数据或时钟线路的干扰，或是在时钟线上的互调产物(见图4)。只要PJ 分量出现在远离时钟频率处，就很有可能通过插入带通滤波器(或低通滤波器) 来消除这些抖动。然而，当周期抖动接近时钟频率时会遇到问题，由于很难得到高频高Q 滤波器。参考时钟的RJ 也一样，时钟除法器可能增加宽带噪声，这可能会使输出时钟信号的RJ 增加。

要诊断各种问题，设计人员必须表征有关电路物理布局和/ 或工作环境下的时钟抖动。

图 4. 实际环境中的抖动源

通过相位噪声测量技术表征时钟抖动

图 5. 利用相位噪声测量分析 RJ

在相位噪声频谱中可以看到 PJ 分量的毛刺。所以 PJ 频率知识对于诊断问题非常有帮助。参考每个 PJ 频率的 PJ rms 也能帮您了解每个 PJ 分量对总体时钟抖动的影响，查看去除主要 PJ 分量之后总体抖动的变化。(见图 6)

图 6. 相位噪声测量的 PJ 频率分量

通过 E5052B 信号源分析仪 的先进体系结构进行实时抖动测量

与传统的抖动测量模式不同，带有 E5001A 软件的 E5052B 信号源分析仪 可以对相位噪声测量进行实时抖动分析。该仪器使用PLL 提供参考源。它能够自动检测时钟频率，在几毫秒内把内置参考源自动调谐为时钟频率，测量相位检波器保持 PLL 所产生的噪声信号。通过可用于100 MHz 抖动带宽测量的模拟数字转换器 (ADC) 和用于频域数据的实时快速傅立叶变换 (FFT)，它可以以 250 MSa/s 的速率捕获噪声信号，从而能显著提高测量速度。例如，1 kHz 到 100 MHz 带宽的测量每次只需0.3 秒。

图 7. Keysight E5052B 信号源分析仪的先进体系结构

利用交叉关联技术获得前所未有的低抖动本底噪声

E5052B 信号源分析仪抖动测量分辨率和本底噪声非常低，通常10Gbps速率时的RJ 本底噪声仅为几飞秒。由于ADC 的动态范围有限，且其内部参考时基的残余抖动较大， 高性能(实时或采样) 示波器的抖动本底噪声通常在一百飞秒上。E5052B 通过检测基带(其中较大的载波信号已消除) 的相位噪声来保持宽动态范围。E5052B 利用两个独立的内部测量通道之间的独特交叉关联技术，将抖动测量极限扩大到低于其内部时基的残余抖动。(见图7)。与目前的高性能示波器相比，E5052B 利用这种交叉关联技术把抖动本底噪声降低了100 倍到1000 倍。(见图8)

图 8. 利用交叉关联技术获得的出色抖动本底噪声

实时仿真PLL 响应

图9 表示直接应用于时钟相位噪声信号的PLL 响应功能的结果。您可以看到如何消除频谱的不同部分，使您可以分析与应用相关的抖动。E5052B 对相位噪声测量的实时抖动分析功能可加快您的设计进程。E5052B SSA 可以导入任何PLL 响应函数，使您可以轻松快速地仿真设备到设备的PLL 响应。

图 9. 仿真 PLL 响应

总结

对于高速串行数据应用，时钟抖动分析的主要目的是确定参考时钟的抖动对系统比特误码率的影响。最精确的方法是使用在时钟应用中最坏情况下发射机(和 接收机) 的传递函数，并测量获得的时钟 RJ 和 PJ。在 E5052B 信号源分析仪 上运行的 E5001A 精确时钟抖动分析软件改变了传统的抖动测量方式，它不仅能以飞秒级分辨率对时钟抖动进行全面分析，而且具有出色的易用性和实时抖动分析功能，可以帮助您加快设计验证过程。

E5052B SSA 信号源分析仪，10 MHz 至 7 GHz、26.5 GHz 或 110 GHz​www.keysight.com

E5001A SSA-J Precision Clock Jitter Analysis Software​www.keysight.com