Cadence PCB信号完整性 (SI) 和电源完整性技术(PI)提供了可调整、高性价比并且支持前仿真和后仿真的系统互联设计和分析环境。Cadence PCB SI和PI产品与Cadence Allegro PCB编辑器、Allegro PCB布线器、 Allegro Design Entry HDL和Allegro System Architect紧密结合，能够实现冲前端到后端、约束驱动的高速PCB系统设计。

Cadence PCB SI技术让设计师嫩够在整个设计过程中解决高速问题、从而能够解决高密度、高复杂度和高速边沿变化率等不断提高的挑战带来的问题。通过这种方法，设计团队不需要在设计过程的后期进行耗时耗力的仿真——修复——再仿真的反复验证。它还让设计团队在最大化系统电气性能的同时最小化成品的总成本。除了支持Cadence DML建模外，IBIS建模标准也已经原生支持，而晶体管级模型可以通过原生的Spice仿真器以及一个向导来执行导入。另外，工程师可以通过将生产容差加入拓扑仿真来提高产量(成品率)。

Cadence PCB SI技术集成的设计和分析环境使的设计师不再需要转换设计数据库进行仿真。设计师还可通过考虑封装设计对芯片间传输的信号整体表现的影响，从而更精确地解决时序预算的问题。此设计流程让设计师能够轻松执行对复杂的高速PCB系统布线前和布线后的模型提取与仿真验针。

优势

1、高度集成的设计和分析环境避免设计转换带来的错误和时间消耗。

2、简单易用的布线前分析(前仿真)工具引入了一个设计方法，可以通过一致的、从前端到后端的约束管理系统简化布线后的设计验证。

2、电源稳定性和供给可以通过DC和AC电源分析得以优化。

4、串行设计方法支持采用前仿真和后仿真的方式，通过使用最新的业界标准IBIS-AMI模型执行快速、精确而且详细的超大码长仿真，从而指导设计。

5、复杂的源同步并行接口的时序预算可以使用优化的总线分析解决方案有效地确认。

特性

集成的高速设计和分析

Allegro PCB SI可以对Allegro PCB编辑器的数据库进行读写操作，从而避免可能出现的转换问题，并且允许将约束规则和模型嵌入到电路板设计文件中(见图1)。集成的设计和分析系统关注于从前端到后端的的多网络电路架构的逻辑设计到物理实现。例如，差分对和拓展网络(带有串联匹配的网络)会作为一个电网络进行识别、提取和仿真，无论是在原理图中还是电路板设计中。SigXplorer模块，集成在逻辑设计(原理图)或物理设计(电路板)设计工具中，提供了一个图形化的界面，可以查看由输入输出缓冲器、传输线、过孔等构成的复杂拓扑网络，并可以修改参数执行假设分析(what-if)仿真，而不必在实际电路中修改。SigXplorer还允许工程师扫描拓扑中变量参数以确认拓扑解决方案空间(各项参数的容差)，并将这些要求加入约束管理器中指导PCB设计。输入输出缓冲器可以使用多种流行的技术(模型标准)包括业界标准IBIS模型和加密SPICE模型。

约束驱动的设计方法

Cadence PCB SI技术与Allegro PCB设计平台的约束管理器紧密无缝地协同工作。源自仿真度的约束规则可以在SigXplorer拓扑界面中集合成一个电气约束规则集(ECsets)。这些电气约束规则集可以通过约束管理器应用到其它网络中。Allegro PCB SI、Allegro Design Entry HDL和Allegro PCB Designer中都包含了约束管理器，可以让设计师通过仿真和参数扫描分析建立约束规则，并实现从前端到后端、约束驱动的设计过程。

串行设计方法

当工程师面对如今越来越快的传输速率要求时，接口的任意部分也显得更为复杂。收发器的动态均衡化与时钟和数据重建算法特性需要更高级的建模技术。芯片封装模型需要使用S参数以更精确地描述从晶元到封装针脚的互联特性。PCB架构，例如信号损耗、介质材料的频率影响和非连续阻抗等，也必须通过精确的宽带S参数互联模型进行细节性描述。，

Allegro PCB SI解决方案集成的场解决器(包含两维全波FEM)，支持最新的描述串行/解串流程的IBIS 5.x算法模型接口(AMI)标准，以及精确的分析法过孔建模(支持窄带、宽带和S参数建模)。

Allegro PCB SI的通道仿真功能是一个单独集成的准确的解决方案，用于串行连接设计和兼容性测试。它包含了从晶元到晶元精确建模，以及超大码长(数百万比特)仿真和统计分析技术，从而可以确保业界串行传输标准协议如PCIE和SATA等的电气兼容性。.

带有兼容眼状掩码的眼图，以及澡盆曲线(误码率曲线)在工程师所必须测量的接口兼容性波形特性之中。(见图4。)相对于半导体和串行器/解串器供应商所提供的私有工具，使用Allegro PCBSI，工程师可以更彻底、更有效率地执行串行连接分析。

源同步总线分析方法

Allegro PCB SI提供了迅速而简易的方法进行所有与源同步总线相关信号的后仿真分析。它可以缩短带有或不带有芯片内建端接电阻(ODT)的源同步总线功能相关的个各种配置(读写、激活、空闲)的仿真时间。AllegroPCB SI解决方案允许将信号关联起来并将这种关联关系保存到设计数据库中。用户可以选择仅仅执行反射分析，或者是包含串扰的全面分析。Allegro PCB SI允许用户对源同步总线中不同的信号设置自定义的减额表格(derating table)，并据之计算信号的建立和保持时间裕量。(见图5。)

额外的特性

1、评估串扰——这个特性允许用户通过创建串扰表格驱动在交互式和自动布线中控制串扰预算来减少所需的布线层数目

2、设计关联(封装基板到电路板或者多电路板)——多电路板和芯片封装基板设计中的互联可以使用Allegro PCBSI设计关联技术结合在一起，从而分析历经封装基板、电路板和连接器，从晶元到晶元的信号特性。

3、EMI分析和规则检查——单线或多线的EMI仿真综合规则检查引擎，EMControl，使工程师能够执行电磁兼容设计。

4、模型综合(编辑器)——用户可以在一个易用的编辑环境中快捷地创建、维护和验证仿真模型。支持的模型包括IBIS、Spectre、Mentor/QuadXTK和Hspice(后者需要有Synopsys公司的HSPICE仿真器授权)。

5、PCB设计规划选项——通过这个平面规划选项，用户可以评估布线策略，并结合设计逻辑输入(网表编辑)工具，将设计意图以嵌入约束规则的方式指定到从前端到后端的设计数据库中。

6、资源库——在Cadence.com上提供了一个涵盖技术文档、设计IP和教学视频等内容的在线综合资源库。(在网站上的路径是Productsand Solutions > PCB Design > Resource Library。)

7、Mentor Board Station接口——提供一个到Mentor Board Station工具的双向接口，允许使用Allegro PCB SI对BoardStation的设计进行分析和布线，然后将最终结果交还到BoardStation环境中，从而进行 剩下的生产文件输出流程。