匿名感谢一直默默提供各种素材和BUG的小伙伴！

刚开始入门的时候，有人和我讲宏、force和callback是验证环境的三个毒药，仿佛饮鸩止渴，虽然简洁快速，但是如果使用不当会使验证环境处于不可控的风险中。所以很长一段时间我都是避免使用force的，直到有一天我发现force是真的很爽\(^o^)/~不过呢还是得说，force确实有时会带来盲点，尤其是你忘了还有force这个事的时候。

force导致的问题通常都很隐蔽，比如我之前见到过得的封装uvm操作失误，在uvm_bd_read这类操作中误使用force，导致后门读取使得RTL挂死这种鬼神操作。通过verdi可以避免我们忘记force操作，目前我直到的有两种方式：在波形中显示force信息和打印所有force信息。

我在harness里加了这么一句：

initial begin#1000ns;force harness.u_mul.m_valid = 1;$display("force!!!");#10ns;release  harness.u_mul.m_valid;
end

在波形中显示force信息

在vcs run_option中添加：

RUN_OPTIONS += +fsdb+force

然后正常跑用力，看波形：

直接就一个无所遁形！

但是吧，如果跨逻辑的关联信号就看不出来了，比如这种代码下，tmp和被force的代码是完全等价的但是波形上看不出tmp的force状态：

wire tmp = m_valid;

那么这种时候怎么办呢？没啥太好的办法，第二种方式也不行。

打印所有force信息

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就这样

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