EDA技术实用教程 | 复习六

过程语句

always引导的过程语句结构是Verilog语言中最常用和最重要的可综合语句结构。

设计模块中的任何顺序语句都必须放在过程语句结构中。过程语句的格式如下：

always @ （敏感信号及敏感信号列表或表达式）包括块语句和各类顺序语句

在always块中被赋值的只能是register型变量（如reg，integer，real，time）。

每个always块在仿真一开始便开始执行，当执行完块中最后一个语句，继续从always块的开头执行。

时钟过程表述的特点和规律

1、如果将某信号A定义为边沿敏感信号，则必须在敏感信号表中给出对应的表述。如posedgeA或negedgeA; 但在always过程结构中不能再出现信号A了。

2、若将某信号B定义为对应于时钟的电平敏感的异步控制信号，则除了在敏感信号表中给出对应的表述外，如posedgeB或negedgeB，在always过程结构中必须明示信号B的逻辑行为。特别注意这种表述的不一致，即表述上必须是边沿敏感信号，但电路性能上是电平敏感的。

3、若将某信号定义为对应于时钟的同步控制信号，则绝不可以以任何形式出现在敏感信号表中。

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