集成电路可测性设计(DFT，Design For Testability)

随着半导体集成电路产业的迅猛发展，设计方法、制造方法和测试方法已经成为集成电路发展过程中不可分割的三个部分。

随着集成电路的高度集成化，最开始的徒手画电路图已经被淘汰，取而代之的是一套规范的硬件描述语言(HDL)，现在我们使用Verilog HDL可以描述几乎所有逻辑功能和需要的数字电路，只有一些特殊的电路比如数模混合接口等，还需要直接用器件画电路图。

随着设计方法的更新升级，制造方法当然也没有落后。foundry在摩尔定律的驱动下，每年都在按部就班的完成着使命，最新的工艺也在从5nm往3nm稳步推进。

因此，现在掣肘集成电路产业高速发展的就是测试方法。因为早期集成电路的内部模块不多，逻辑功能单一，工艺相对简单，在测试机上实现功能测试相对容易，这导致测试方法学的研究曾一度处于一个不被重视的地位。而如今，测试成本的快速增长已经达到生产商无法承受的地步。对测试方法学的不断深入研究，我们发现对于复杂的、大规模的集成电路设计项目，必须要提前在集成电路产品的设计阶段，就去考虑如何对产品进行测试，这样能大大缩短产品的测试时间，从而降低成本，提高产品的竞争力。

可测性设计（DFT）技术是在满足芯片正常功能的基础上，通过有效的加入测试电路，来降低产品的测试难度，降低测试成本。这样，对设计人员就提出了更高的要求，既要能实现正常的功能，又要加入不太多的电路能够达到测试目的，又不能让测试模块占据太多的功耗和面积，因此，了解并掌握DFT技术是每个从业者的基本素质。

“测试” 和 “验证” 的区别

在半年前还没有接触这个行业时，有人模糊的告诉我测试和验证差不多，这两者都没有什么尖端技术和上升空间，还是数字设计工作最为吃香。那时的我还不清楚测试和验证的概念。

一般来说，验证的目的是对设计进行仿真从而检查设计中有没有逻辑、时序和功能错误。在代码编写结束后，第一件工作就是验证，如果验证不能通过，将不能进行后面所有的工作。我们通过计算机建立仿真环境，给被测电路添加激励，分析响应或者探查电路内部的信息。按照验证的不同阶段，可以分为功能仿真、门级仿真、版图后仿真。

然后光靠一个正确的设计并不能保证制造出来的芯片就一定能正常工作，因为在芯片的制造过程中，总会受到种种不确定因素的影响，这种影响包括环境影响、制造工艺影响甚至是人为影响。在深亚微米阶段，种种影响会放得更大，所以加大测试的力度是测试工作的重中之重。

上面这么多都在讲为什么要对其进行测试，接下来我们说说都要测什么。

首先明确目标，测试是为了发现成品芯片或器件的物理缺陷。在流片后会进行两次主要的测试：硅片测试和封装测试。

硅片测试是在硅片加工完成后，测试仪通过探针压倒芯片的焊盘上，进行一些非常简单的测试，比如：电气连通性和电流测试。

封装测试是在封装完成后，测试仪通过测试程序完成对芯片的最后测试，要尽可能的检测出有故障的芯片。这一步也叫作成品测试。芯片的成品测试内容除了故障检测还有功耗、电流、可靠性、工作频率以及工作温度等等。

芯片中的故障可能由多种物理缺陷导致，一般无法对某种具体的物理缺陷进行检测来达到测试的目的，我们需要对物理缺陷建立失效方式，再映射到逻辑级建立故障模型，故障模型能够很好地反映电路中的物理缺陷，通过对电路信号的逻辑分析就能得知电路是否存在故障。

由于集成电路的制造工序需要不断进行多个步骤，每个步骤都有可能造成物理缺陷，MOS集成电路的三种常见的缺陷为：材料的丢失或过量，氧化击穿和电迁移。

但是完全的特征化描述物理缺陷是非常困难的，一般无法直接检测到芯片的物理缺陷，所以我们考虑这些物理缺陷对芯片的影响是什么，然后用电路级模型来描述这些影响，这种描述模型就是失效方式，常见的失效方式有：互连线的短路和断路，晶体管的固定关断、固定导通、固定短路、固定断路，驱动能力变化，负载变化，功耗变化等。

上述电气特性也是不容易测试的，将这些表现进一步抽象到逻辑级，失效方式在逻辑级按不正确的信号值来描述，表达形式为故障模型。常用的故障模型有：固定性故障（stuck-at fault），桥接故障（bridge fault），转换故障（transition fault）和延迟故障（delay fault）。

总结

DFT技术已经日趋成熟，可以应用在电路中的各个模块，设计方法也多种多样，但最为常用的主要有四：扫描设计方法、标准IEEE测试访问方法、逻辑内建自测试、通过MBIST测试存储器。在现在集成电路行业中，在芯片的设计阶段离不开可测性设计的嵌入，或多或少或大或小都会加上因测试而生的代码，相信DFT在不久后也会普遍出现在系统设计层面，DFT大有可为。

部分资料来源：

集成电路可测性设计的研究与实践，2013，西安电子科技大学

数字系统测试和可测试性设计，塞纳拉伯丁著，贺海文译

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