总线和总线上信息传输的特点：

总线是连接多个部件的信息传输线，是各个部件共享的传输介质，而且在某一个时刻，只允许一个部件，想总线发送消息，但是多个部件，可以同时从总线上接受相同的消息。

总线的传输周期：

一次总线操作所需的时间，简称总线周期，有四个阶段：申请阶段，寻址阶段，传输阶段，结束阶段。

总线宽度：

又称总线位宽。他是总线上，同时鞥够传输的数据位数。通常是指数据总线的根数。

总线带宽：

单位时间内，可以传输数据的位数。通常用每秒传输的字节数衡量。

总线的特性：

电气特性，机械特性，功能特性，时间特性。

总线标准：

国际公布或者推荐的互联各个部件的标准。把各个部件组合在一起构成计算机系统时所遵循的标准。总线标准为计算机系统的各个模块提供统一的接口。该界面对他两端的模块都是透明的，即界面的任何一方，只需根据总线的标准，实现自身一方的接口功能。而不必考虑对方的接口工鞥界面。

总线的主模块：

总线的主设备是指获得总线控制权的设备。

总线的从设备：

总线的从设备是指只能被主设备访问的设备。只能响应从指设备发来的总线命令。

总线的应用很广泛，按照不同的分类，可以有不同的分类方法，按照部件的连接方式，有

片内总线：芯片内的总线

系统总线：连接CPU，I/O，主存各个部件的信息传输线

通信总线：连接计算机信息系统之间，或者计算机与其他系统之间的信息传输线。

为什么要采用多总线结构？

单总线结构的计算机将CPU，主存，各种速度不同的外设I/O，都挂载同一个跟总线上，这种结构简单，便于增删设备，但所有的传输，都经过这组共享总线，极易形成计算机系统的瓶颈。随着计算机应用范围的扩大，对数据传输量和传输速度，要求越来越高，单总线的结构已经不能满足系统工作的需要。为了解决总线瓶颈的问题，可以采用多总线结构，如果将速度不同的外设挂载在不同速度的外设上总线上，如多媒体卡，高速局域网卡，能图像版，等传输速率很高的设备挂载到PCI总线上，将低速的FAX，MOdel，等挂载到性能较低的ISA,EISA,总线上，使设备的信息分流，从而提高整机的性能。

由于总线上，连接着多个部件，每个部件如何发送消息，如何接受消息，如何防止信息丢失，都将由总线控制器管理。

总线控制包括两个方面：判优控制，通信控制

总线判优控制：

当多个总线同时向总线申请控制的时候，必须由总线判优逻辑按其优先级进行仲裁，觉定由那个部件占用总线，判优逻辑有两种方式，分为集中式和分布式两种。集中式总线判优逻辑有链式查询，定时计数器查询，独立请求方式。在链式查询方式中，离总线控制器最近的设备，优先级最高。这种方式的特点是：只需很少几根弦，就可以实现一定的优先顺序的总线控制，并且很容易实现扩充，但对电路故障比较敏感。

计数器定时查询：计数器的定时查询，计数器的初值可以有程序改变，因此，设备的优先级，可以改变，这种方式对电路的故障没有链式查询敏感，但增加了总线控制数，控制也较为复杂。

独立请求方式：独立请求方式，每个设备都有总线请求信号和总线同意信号。总线控制电路有一排电路，可以根据有限次序，确定相应那一设备的请求，这种方式的特点是：响应时间快，优先控制灵活。

总线的通信控制：主要解决如何获知总线传输的开始和结束。以及通信双方如何协调配合，总线通信分为两种：同步和异步。

同步通信采用公共时钟，

上图中，一个总线传输周期有四个时钟周期T1-T4。cpu在第一个时钟周期的上升沿到达之前发出地址信息，

在第二个时钟周期上升沿到达时，发送读命令。输入设备必须在第三个时钟周期到达之前，把数据送到总线上，而cpu在第三个时钟周期内，可以把个总线上的数据送到其内部的寄存器内。在第四个是时钟周期的上升沿，cpu撤销读命令，摄入设备撤销数据。可见，通信双方在约定的时钟周期内实现通信。但由于同步通信，必须按照最慢的模块设计时钟，当总线上各模块存取时间差异很大时，会大大降低总线的效率。

异步通信没有功能时钟，采用应答方式通信，允许总模块的速度不一致，总线的传输，周期不固定，异步通信具体分为三种方式，不互锁，半互锁，全互锁，

不互锁的方式特点是主模块的请求信号和从模块的回答信号没有制约关系，即主模块发出请求信号后，不必等到从模块的应答信号，而是经过一段时间，确认从模块已接收到请求信号后，便撤销请求信号，而从模块在接受到请求信号后，在条件允许时，发出回答信号，并经过一段时间，确认主模块已经接受到请求信号，自动撤销回答信号。

半互锁方式的特点是主模块和从模块之间存在简单的制约关系，即主模块发出信号请求后，必须待从模块应答后，才撤销请求信号，从模块发出应答信号，也必须带主模块获知后，在撤销其回答信号，双方存在互锁关系。

全互锁方式的方式特点是:主模块和从模块之间有完全的制约关系,即主模块发出请求后,必须等待从模块响应后,才撤销请求信号,从模块发出应答信号后,也必须等待主模块获知后,在撤销其回答信号,双方存在互锁关系.

为了减轻总线负载,且避免多个部件同时占用总线,总线上的部件应该具有什么特点？

以cpu片内总线为例，在每个往总线上传送的数据的寄存器上接三态门，三态门的控制端决定在某一个时刻，由那个寄存器输出。当控制端是无效时，寄存器和总线之间存在高阻状态。