DC课程笔记-数字逻辑综合工具-DC Environment Attributes
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本节来源网络视频笔记
主要介绍DC的时序timing约束
课程内容笔记46：57开始至末尾
移除设计
remove_design -hierarchy
查看所有的design设计
list_designs
重新读入设计：
analyze -format verilog [list top.v counter.v fsm_moor.v]
elaborate -architecture verilog top
此时可以不用link，也不用current design
虽然都进来了，但是应该检查读进来的设计是否有问题，要在综合之前检查。前面两个命令会检查语法错误，至于check_design有无递归设计，或者引脚连错。
check_design
通常，如果进行check_design进行检查时候，会返回一个值如果是0那么就会有错，所以我们定义了如下脚本，同样如果我们进行link的时候，link也会返回一个值，如果这个值是0，就代表link有错。exit就代表退出DC
if {[link]==0} {echo "link with error";exit
}
if {[check_design]==0} {echo "Check designing with error! ";exit;}
为了确保在添加约束之前，约束是干净的，需要把之前的约束给清楚掉。所以建议，reset_design,此时你的设计是非常干净的，因为此时还没有约束。
reset_design
此时开始创建约束，下面创建了一个时钟周期的约束，如果没有-name那么默认这个时钟的名字就等价于这个端口的名字，都叫clk_i，当然还可以加-waveform [list 0 5]，对于单沿触发一般影响不大
create_clock -period 10 [get_ports clk_i]
下面还要输入input delay，外面留6成，里面留4成，并且需要指定你相对于哪一个参考时钟
set_input_delay 6 -clock clk-i [all_inputs]
由于输入时钟端口不需要做一个delay，因此需要把输入时钟端口的delay给排除掉
remove_input_delay [get_ports clk_i]
此时设置输出端口的延迟，相对于时钟端口clock clk_i
set_output_delay 6 -clock clk_i [all_outputs]
在DC进行综合之前需要对所有的路径添加约束，除了跨时钟域的可以设置为false_path。如果你不添加完成，他如何选择合适的cell，所以必须要全部添加约束。用check_timing检查有没有漏掉的时钟约束
check_timing
此时约束路径全部有了之后，可以跑一个简单的综合
compile
在综合完毕后，可以先看一下有没有违规的地方。
report_constraint -all_violators
此时线负载模型、驱动、面积等等都没有约束。此时约束条件是比较宽松的。
如何检查自己的tcl约束脚本是否正确。
dcprocheck filename.tcl
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