LATTICE FPGA 工具介绍之ACTIVE-HDL 建立工程及仿真步步来（2）

7、这时系统提示错误：
# ELBREAD: Error: Design unit SYSPLL instantiated in fifotestip.MainFIFO not found in searched libraries: FIFOTESTIP, fifotestip.
# ELBREAD: Error: Elaboration process completed with errors.
# Design: Error: Elaboration failed

这是由于我在这个FPGA设计中使用了 LATTICE 提供的PLL IP核
这时就需要添加LATTICE的仿真库了。
DESIGN菜单下的SETTING菜单
设置仿真属性

添加OVI_XP2库即 LATTICE XP2 的VERILOG语言库即可。
这时系统有提示
# ELBREAD: Error: Hierarchical reference not found: GSR_INST.GSRNET (from "MainFIFO.u2.pdp_ram_0_0_3.EBR_INST")
# ELAB2: Last instance before error: /
# KERNEL: Error: E8005 : Kernel process initialization failed.
# Error: Fatal error occurred during simulation initialization.

这是为什么呢？原来是这个设计中使用了LATTICE 的 FIFO_DC IP核这个IP核的子模块中使用了DIAMOND的全局GSR_INST 变量，其实还有一个PUR_INST变量。这时由于仿真不具有这个全局变量我们就在顶层文件的模块中添加这两个变量如下:
GSR GSR_INST (.GSR(1'b1));
PUR PUR_INST (.PUR(1'b1));
这时在初始化仿真成功。
8、启动仿真并建立激励
仿真初始化完成即可添加仿真时想看的数据波形等

添加激励这里添加的是输入时序clk

设置CLK 属性如频率以及什么时候开始等信息

但是在确定CLK时上图红色圈系统会弹出错误：
# KERNEL: Error: clk does not have write access. Use switch +access +w_nets for this region.
# Error: Cannot force signal clk with formula 0 0 fs, 1 50000000 fs -r 100000000 fs.

这是由于没给clk所在模块文件没有写属性。
DESIGN菜单下的SETTING菜单设置

这里写的模块文件名称MainFIFO要注意这里是区分大小写的。
好了到这里你就可以正常的仿真了。关于仿真的具体操作以后在写呵呵...

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