【转帖】CPLD/FPGA开发流程及其开发工具介绍
CPLD/FPGA开发流程及其开发工具介绍
基于CPLD的设计流程包括：输入、综合、适配、仿真、编程
输入：采用图形或者HDL语言进行编辑源代码工作，工具可采用一般的文本工具；
综合：根据输入编译后获取门级电路的过程(即高层次描述转换为低层次描述)，工具推荐synplify
适配：综合后产生网表，然后将网表文件配置于目标器件中，工具可直接采用ALTERA和XILINX的工具，如QUARTUS,ISE
仿真：即模拟，modelsim就可以编程：类似烧写目标文件到器件中，开发工具都自带这个功能，然后需配烧写器，如byteblaster
尽管quartus和ise都带了综合工具，但synplify具有更高效率的综合质量，建议在综合过程时，选用synplify
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HDL开发流程[转帖]
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HDL开发流程 用语言开发PLD/FPGA的完整流程为: 1.文本编辑：用任何文本编辑器都可以进行，也可以用专用的HDL编辑环境。通常VHDL文件保存为.vhd文件，Verilog文件保存为.v文件 2.功能仿真：将文件调入HDL仿真软件进行功能仿真，检查逻辑功能是否正确（也叫前仿真，对简单的设计可以跳过这一步，只在布线完成以后，进行时序仿真） 3.逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式和信号的连接关系。逻辑综合软件会生成.edf（edif）的EDA工业标准文件。 4.布局布线：将.edf文件调入PLD厂家提供的软件中进行布线，即把设计好的逻辑安放到PLD/FPGA内 5.时序仿真：需要利用在布局布线中获得的精确参数，用仿真软件验证电路的时序。（也叫后仿真） 6.编程下载：确认仿真无误后，将文件下载到芯片中 通常以上过程可以都在PLD/FPGA厂家提供的开发工具（如MAXPLUSII，Foundation，ISE）中完成，但许多集成的PLD开发软件只支持VHDL/Verilog的子集，可能造成少数语法不能编译，如果采用专用HDL工具分开执行，效果会更好，否则这么多出售专用HDL开发工具的公司就没有存在的理由了。 |
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