PCB设计---叠层、布局、布线

前言

画原理图不画PCB的菜鸟对PCB的一些了解，毕竟也需要指导PCB工程师设计符合要求的PCB嘛。

1、概述

随着高速PCB发展迅速，传统的洞洞板、双面板已经无法满足需求，速率达到5M以上就应该采用4层板以上叠层，以获取更好的信号质量，随着单板功能越复杂，PCB层数越高，那么如何分配叠层和走线位置呢。首先了解下PCB板的组成，如下图所示PCB板常常由铜箔、PP、CORE组成。一般表底层采用铜箔走线，内层采用CORE上的铜箔作为导电层，因为这样的组成结构，PCB层数就一定是偶数啦。

2、叠层的先决条件

1、单板总层数
单板总层数和器件数量，信号线密度、信号速率息息相关，根据这些信息可以估计单板层数，考虑分割电源和信号层隔离度决定单板电源层、信号层、地层数目。
2、单板厚度
单板厚度一般和总层数有关，常见有1.2-2mm不等，一般16层以上单板厚度需要在2mm以上，如果需要插入机箱，还会受到导轨宽度影响，此时可以考虑削边来解除导轨的限制。
3、单端和差分信号阻抗控制
一般单端信号控制在50R，差分信号阻抗控制在100R，特殊的还有PCI总线，DDR总线、USB差分信号线等，需要根据标准控制其阻抗，通过叠层结构、线宽、与参考层之间的间距、介质常数可以控制信号线的阻抗，控制阻抗的意义就不需多言啦，防止信号反射，一般表层由于和空气接触介质常数不稳定导致阻抗控制困难，内层比较好控制阻抗。

4、板材选择
一般板卡常用FR4板材其相对（真空中介电常数为1.0）介电常数（表征电磁场在材料中的导通能力）为4.2~4.5之间，但是在高速板卡中，尤其速率上了10G，普通板材带来的损耗就会很大，此时应该考虑一些高速板材，其介电常数更小，即高速信号损耗更小。如下所示一些高速板材的介电常数。

3、叠层设计

综合考虑结构和根据元件密度以及信号线密度决定板卡总层数和板厚，目的是获取以下参数。
1、根据信号线密度、分割电源数量和重要信号速率决定电源层、信号层和地层的数量和排列；
板层数越多越方便布线以及保证信号完整性，但是相应的成本也会增加，需要注意的是在有限的层数中尽量保证每个信号层相邻层都有一个完整的地平面作为参考层，以便于提供最短的回流路径，那么完整的电源平面可以作为参考层么？如果完整的电源平面紧邻地平面，耦合大阻抗小，那么参考电源平面和地平面几乎没有差别，注意需要在信号线附近打孔便于信号回流。那为什么需要完整的平面呢，这是因为信号线的回流路径在完整参考层是平行于信号路径的，如果参考平面不完整，这会导致信号回流绕路，从而对信号完整性产生影响。高速信号不能有跨电源平面分割，会造成信号突变，不得不跨电源的情况下，可以在跨电源平面加电容、电阻等，提供高频回流路径，当然最好还是推荐参考地平面，两个相邻层都是地平面的屏蔽效果肯定最好咯。

2、根据板厚决定各层之间以及填充层的厚度；
通常电源平面最好和地平面紧紧耦合，以便产生有效寄生小电容有利于电源完整性，因此电源和地之间填充部分尽量薄些，加强耦合。如果两个走线层直接相邻，没有相应地平面隔离的话，俩信号层之间的填充层尽量大些，以便隔离信号避免互相串扰，并且两层走线之间尽量垂直，减小干扰。

如下图项目中用到的一个12层板，表层铜箔因加电镀通常会比内层（常规为1OZ=35um）厚些，内层铜箔考虑刻蚀，一般1OZ认为是1,2mil，顶层和底层都是直接采用铜箔，和内层CORE之间使用PP进行粘合，PCB层叠关于中间层对称，中间两层6、7层分别作为电源和地层，其余层均是信号层和地层交替出现，使每个信号层都有完整的参考平面，其中3、8、10层信号层两个相邻层均为地层，这样信号可以达到较好的屏蔽效果，可以用于走高速信号，而5层相邻分割的电源层，信号完整性就差一些，可以用与走一些低速的控制信号。此外由于PP半固态材质，一般都不太好控制阻抗，常采用CORE控制阻抗，比如信号层3就会以距离更近的2层作为参考层，而不是距离更远的第4层地哈。不过也有特殊考虑的，有的射频线通常不参考相邻地层，而是采取挖空第二层，参考第三层，这样做的目的是为了在保证阻抗不变的情况下加宽线宽（线宽越宽损耗越小）。

具体每层CORE介质厚度，铜厚、PP厚度综合考虑板层数、总厚度、信号参考层来分配，同时core介质厚度不同板厂有不同规格厚度，而PP厚度可以调整。
PCB压接结构可以参考嘉立创社区文章http://club.szlcsc.com/article/details_11533_1.html

3、根据阻抗控制得到表层/内层之间单端信号以及差分信号的线宽和线距；
确定阻抗下，线宽和与参考层的距离相互制约，根据SI9000计算表层和内层单端线和差分线线宽，如果计算得到线宽很小，信号损耗较大，那么可以略增加信号与参考层之间的距离来达到增加线宽的目的哈，单端线宽根据阻抗确定，并且满足3W原则避免信号之间互相串扰，差分线之间也需要满足3W原则，同时差分对之间长距离走线保持松耦合，一般差分内air gap略大于线宽。

4、PCB布局

布局首先就是和结构挂钩了，器件能够布局在同一面还是两面主要看结构和器件密度约束，关键器件尽量布置在同一面方便散热和走线，此外整体上模拟和数字部分分区处理，或者也可以通过连接器扣卡的方式隔离噪声，也便于扩展功能；电源等高热元器件均匀分布避免板子局部发热，精密敏感电源、退耦电源就近被供电器件放置；时钟芯片或者晶体不要靠近易受干扰器件和走线如开关电源等，一般布局在板子中间位置，有条件可以加屏蔽罩隔离；以核心元件为中心，相关器件向周围散开，尽量保证关键器件走线短；然后就是美观之类的，不是很完善再补充吧。
1、一般布局遵循先大后小，先难后易的原则，布局核心电路，比如FPGA控制核心、高频高速模块等。
2、晶振布局周围远离敏感器件，比如电源等。
3、布局尽量满足大信号和小信号分开、模拟和数字分开、高频和低频分开，并且关键信号走线尽量短。
4、去耦电容尽量靠近IC电源管脚放置，考虑去耦半径，保证电源和地回路最小，得到更好的去耦效果。

5、PCB布线

1、PCB电源
电源走线最关注的当然是过流能力和压降啦，过流主要考虑铜厚和铜皮宽度，计算参见过流计算公式，过流较大的情况下考虑大面积铺铜实现，布线紧张的时候可以考虑多层并行铺铜皮实现；注意走线不要太细长，防止压降过大；换层时打足够过孔考虑过流能力是否足够；另外避免相邻层之间不同网络的电源并行铺铜，防止相互干扰，可以在其间加地平面隔离；不相关电源平面远离时钟等器件，防止干扰；铺设电源的时候需要和参考地平面之间满足20H原则，防止对外产生电磁干扰。
2、PCB时钟
时钟作为重点关注对象，走线和布局都需要特别关照，时钟芯片或晶振下方加地层屏蔽，有条件可以使用屏蔽罩隔离，时钟线尽量走线短减小衰减和串扰，甚至可以通过挖空相邻层减少第三层的方式增加线宽以便减小衰减；避免打过孔换层引出额外STUB，造成信号反射；时钟走线附近需要打地孔以便提供最近的回流路径；走线时避免线宽变化引起阻抗变化导致反射；对于外接的时钟参考，频率比较高的话可以采用表贴的接插件避免通孔引入的天线效应。
3、PCB高速信号线
高速信号线通常是差分线，走线尽量走在屏蔽较好的层，两相邻层都是地层屏蔽最好，避免长距离走线导致衰减，以及避免频繁打过孔换层，可能会引起参考层变化以及多余的STUB造成信号完整性问题。
1、晶振下方禁止布线，时钟线包地处理。
2、数字和模拟走线、高频和低频走线分开，避免交叉混合，同类走线满足3W原则避免互相串扰，避免相邻层平行走线。
3、信号线走线长度避免为信号波长1/4的整数倍，避免产生谐振。
4、走线尽量避免形成闭环，环形天线导致信号辐射。
5、走线信号回流路径尽量小，避免引入额外噪声。
参考
高速电路实践—王剑宇，数字电路设计墙裂推荐哦