本文用于测试FIFO（First-in-First-out）IP，将从界面生成，常用接口的介绍，简单的测试文件及仿真截图分析这几个方面介绍ISE工具中FIFOIP核的使用及相关时序
与笔者之前的ISE_FIFO_IP核接口测试(一）相互参考吧，各有侧重。

先简单介绍下FIFO，这里FIFO不同于双口RAM，对于FIFO是没有地址的，如其名字一样，先进先出。先进去的数据先出来，而这里可以配置进去的时钟与出去的时钟，但是需要注意的问题是不能写满与读空。

这里理解成一个单行道，数据一个接着一个，我们只需要控制好写数据与读数据的量。但是这个单行道可以容纳的总车数是有限制的，因此需要控制不能满的时候写，会产生溢出，空的时候读，会读到错的数据。下面具体介绍。

IP测试之——FIFO

1，界面生成
- 1.1 新建命名
- 1.2 选择需要生成的IP
- 1.3 选择生成
2，IP配置
- 2.1 接口类型选择
- 2.2 时钟端口选择
- 2.3 选择读写数据位宽
- 2.4 读写相应位选择
- 2.5 配置复位
- 2.6 写入读出计数
- 2.7 配置结束
3，测试接口时序
- 3.1 测试正常读写
- 3.2 测试空满信号

1，界面生成

1.1 新建命名

1.2 选择需要生成的IP

1.3 选择生成

2，IP配置

2.1 接口类型选择

这里默认选择native就可以（也可以查看数据手册有更加详细的内容）

2.2 时钟端口选择

这里主要选择的是两个端口的时钟频率是否独立以及使用的资源是分布式RAM还是块RAM。块RAM 和分布式RAM的区别详细点击链接，这里简单总结结论：对于少量的数据存储以及需要速度较高的使用分布式RAM，其使用FPGA内部的LUT实现的，而对于块RAM是FPGA上专门的资源用于数据存储，其位置固定，因此在布局布线上需要较多的时间以及较慢的读取速度。
这里我们选择块RAM，其实对于一般学习了解的需求，这两者都可以。

2.3 选择读写数据位宽

选择读写数据位宽，这里选择的是读写均为8bit，FIFO的深度为256。

2.4 读写相应位选择

这里选择的是否加近似满，近似空的信号，以及一些握手信号，分别为写入成功响应信号，FIFO满时写入无效信号（写错误）以及读有效，读空错误。这里笔者配置如上图。

2.5 配置复位

本页配置的是读写同步复位还是不同步，这里同步复位即可，然后选择在复位时，信号的状态，笔者这里选择为低电平。

2.6 写入读出计数

对写入的数据进行统计，这里不需要进行计算。

2.7 配置结束

从左侧的图中可以看到配置的接口。结束后得到生成后的ip

3，测试接口时序

本次测试其实就是想测试写入与读出对应接口的时序关系（已经够基本的的使用了）
其次测试空满信号，测试读写响应信号。

3.1 测试正常读写

测试写入的数据wr_en为高电平时，数据写入，当rd_en为高电平，数据延时一个时钟输出。valid为高时候，数据输出有效。写有效拉高，证明前一个数据写入成功。如下图所示。

`timescale 1ns / 1ps
module tb_ip_test_new;reg s_clk;reg s_rst_n;reg [7:0] din;reg rd_en;reg wr_en;wire [7:0] dout;wire full;wire wr_ack;wire empty;wire valid;ip_test_new uut (.s_clk(s_clk), .s_rst_n(s_rst_n), .din(din), .rd_en(rd_en), .wr_en(wr_en),.dout(dout), .full(full), .wr_ack(wr_ack), .empty(empty), .valid(valid));
always #10 s_clk = ~s_clk;initial begins_clk = 1;s_rst_n = 0;din = 0;wr_en = 0;rd_en = 0;#(20*10);s_rst_n = 1;    #20;wr_en = 1'b1;din = 8'h11;#20;wr_en = 1'b1;din = 8'h12;#20;wr_en = 1'b1;din = 8'h13;#20;wr_en = 1'b1;din = 8'h14;#20;wr_en = 1'b1;din = 8'h15;#20;wr_en = 1'b1;din = 8'h16;#20;wr_en = 1'b0;#20;rd_en = 1'b1;#(20*3);rd_en = 1'b0;#(20*2);$finish;end
endmodule

3.2 测试空满信号

这里空满信号不建议使用，或者具体使用时可以在进行测试。
空满信号其实这里只是大致的一个表示，从上图其实已经可以看出，empty拉低有几个时钟的延时。

满信号也是类似，这里已经写满了，读取数据后full也是延时了几个时钟后拉低的

 initial begins_clk = 1;s_rst_n = 0;din = 0;wr_en = 0;rd_en = 0;#(20*10);s_rst_n = 1;#20;rd_en = 1'b1;#20;rd_en = 1'b0;    #20;wr_en = 1'b1;din = 8'h11;#(20*255);wr_en = 1'b0;#20;rd_en = 1'b1;#(20*3);rd_en = 1'b0;#(20*2);$finish;

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