Xilinx Artix-7 Aurora调试过程中遇到的问题

开发环境：Vivado 2015.3

问题1：用modelsim仿真Aurora IP核生成的example工程，仿真时间设为200us，发现RX_RESET_DONE一直为低，不拉高。

解决办法：仿真200us时间太短，我把仿真时间改成3ms，发现在约500us后RX_RESET_DONE才拉高了。

问题2：实际调试发现Aurora的channel_up和lane_up信号周期性地高低跳变。

解决办法：这是个官方BUG，详情见AR#66963，按照文中所说修改IP核生成的文件即可。该问题在Vivado 2015.3~2016.1中均存在，在 2016.2版本中修复。

转载于:https://www.cnblogs.com/fimwest/p/8645161.html

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