verilog 算法加速模块设计流程_基于FPGA的图像加速器的设计
基于
FPGA
的图像加速器的设计
摘
要
介绍了一种基于
FPGA
的图像加速器的设计。本文硬件加速器的实质是通过流水线
设计来减少多余的操作达到加速的目的的，
内存是由
DMA
控制器访问，
之后
DMA
输出地址和
控制信号，
在实际应用中由于多个主设备可能同时访问内存而引起冲突，
因此需引入仲裁器，
控制内存的总线控制权由哪个主设备来控制，
之后经由边缘检测加速器来处理图像，
实验结
果表明它可以实时、高效地完成图像处理，这样可以在图像视频处理上发挥很好的作用。
关键字
FPGA;
硬件加速
;
图像边缘检测
1
、
引言
在实际应用中
,
为了完成信息的处理通
常选取
DSP
或者
ARM
作为处理器
.
但随着图
像越来越清晰所以对处理能力的要求很严
格
,
单个处理器不能解决个别实时系统对图
像
的
处
理
,
因
此
需
要
改
变
处
理
的
方
式
,DSP+FPGA
就是很好的解决策略
,
将压缩
算法中比较难处理的部分交给
FPGA
来处理
,
通过这种方式来达到硬件加速的目的。
不仅仅是视频压缩
,
在许多其他嵌入式
系统
,
对硬件配置的要求很高
,
有时为了达
到算法运算速度的要求
,
安装专用的嵌入式
软件
,
使用性能高的处理器芯片有时也无法
达到性能要求
,
能达到
,
但是经费太高
,
均不
得不设计专用硬件。
2
、总体架构设计
该架构既支持
cpu
读写
memory
，
也支持
cpu
读写
acc
，
acc
读写
memory
，其中
CPU
为
8
位，
地址总线
16
位，
虚拟
CPU
(内部不
写指令，
仅做一次长整加速器的运算)
唯一
的加速器设备：长整加速器，
在获得
CPU
授
权
(访问它的内部寄存器)
后，
通过对
Memory
资源的直接访问，完成
64
位无符号长整的
加减乘除算术运算加速器运算结束后，
系统
中的处理器和
DMA
设备访问内存时共用访问
通道，当发生多个主设备一起访问内存时，
就会不可避免的发生冲突。
由仲裁器实施仲
裁策略就必须被引入，通过中断信号通知
CPU
仲裁器
,
将访问权限交给唯一的访问者，
因此有别的主设备向处理器发出访问内存
的信号时
,
由该处理器决定哪个设备可以访
问内存，
进行长整型运算时，
将源
(
Source
)
与目标(
Target
)读入加速器，执行
64
位的
运算，之后将
64
位的运算结果通过
8
位的
数据总线写回目标(
Target
)存储器，该总
体架构设计如图
1
所示。
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