vc707 MicroBlaze Helloworld 实验

建立一个新工程，Boards 中选择vc707的开发板。

点击Flow Navigator中的IP INTEGRATOR，然后选择 Create Block Design

在Diagram中选择Add IP

搜索Microblaze 并双击打开

点击Run Block Automation

Preset 中选择MicroController，Debug Module更改为Debug & UART

点击工具栏的 Regenerate Layout 进行重新布局

手动添加时钟和复位信号，在clk_wiz_1模块左边的CLK_IN_D端单击鼠标右键选择 “make External”；

reset端口同样处理，连接时钟模块的reset信号；（在rst_clk_wiz_1_100M模块ext_reset_in pin脚处单击鼠标，然后连线，也可以右键选择 “make connection ”然后选择相应信号。

在source 栏中选择system_1 右键选择-> Create HDL Wrapper 把MicroBlaze 系统包起来，弹出对话框后点击OK。

新建约束文件，配置时钟和复位引脚输入信号。

set_property PACKAGE_PIN E19 [get_ports CLK_IN1_D_0_clk_p]
set_property IOSTANDARD LVDS [get_ports CLK_IN1_D_0_clk_p]

set_property PACKAGE_PIN E18 [get_ports CLK_IN1_D_0_clk_n]
set_property IOSTANDARD LVDS [get_ports CLK_IN1_D_0_clk_n]

set_property PACKAGE_PIN AV40 [get_ports reset_0]
set_property IOSTANDARD LVCMOS18 [get_ports reset_0]

选择工具栏中的Validate Design按钮

选择 PROGRAM AND DEBUG中的 Generate Bitstream

点击File -> Export -> Export Hardware ,单击 Generate Output Products，点击OK，选中 Include bitstream，点击OK。

点击File -> Launch SDK ，点击OK

点击File -> New -> Application Project ，输入项目名称，点击Next

选择Hello World 的模板，点击Finish

点击 Xilinx Tools -> Program FPGA，点击 Program。

点击Run ，Run configuration，双击 Xilinx C/C++ application（GDB）

点击Application，Project Name 浏览选择helloworld项目

STDIO Connection，勾选 Connect STDIO to console，Port 选择 JTAG UART，点击RUN。

之后能够看到console 中打印出相应的log。

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