Verilog语言、语法

Verilog采用模块化的结构来描述电子电路系统，模块是它描述电路的基本单元，像C语言中的函数一样。模块的不同结构实现了不同的功能，对应着硬件上的逻辑实体，同时模块有输入和输出端口，能够和其他模块相连。

Verilog中有26个基本的单元。

名称
多输入门	and、nand、or、nor、xor、xnor
多输出门	buf、bot
三态门	bufif0、bufif1、notif0、notif1
上拉下、拉电阻	pulldown、pullup
MOS开关	coms、nmos、pmos、rcmos、rnmos、rpmos
反向开关	tran、tranif0、tranif1、rtran、rtranif0、rtranif1

门级建模是使用基本的单元进行的，与行为级建模相比效率低，verilog多用来进行寄存器传输级的描写电路设计，rtl最后也是会被综合成具体的门级电路。

Verilog模块的结构：

module template1(a,b,c,d);/*template1:模块名，后面的括号里跟端口，端口的输入输出说明可以在端口列表里，也可以在下面写。*/input a,b;output c;output d;//数据类型wire ;reg [14:0]; //15位的parameter;//描述逻辑功能的语句assign ;//多用于组合逻辑always @();/*既可用于组合逻辑也可用于时序逻辑，C语言里的case，if-else，for循环之类的都可以写，括号内是敏感信号，像上升下降沿之类*//*例化调用模块调用模块名 被调用的模块的模块，端口列表(.a(a),.b(b),.c(c),.d(d));*/endmodule

Verilog程序由各种符号流组成，标识符由字母、数字、下划线、$和_(下划线)组成，且$和数字不能开头，区分字符大小写。

数字：位宽’数制数字；’和数制之间不能有空格；？z Z都代表高阻态。整数可以写符号。没有数制时默认是十进制。

Verilog的数据类型有4种逻辑值：0、1、x不确定、z高阻态。

数据类型是用来表示数字电路里的物理连线、数据存储和传输单元等的。分net和variable两种。

Net型有wire 和tri。

Variable型有reg和integer。

Net型的数据相当于硬件电路中的物理连接。特点是输出随输入的变化而变化，可以用assign语句进行赋值。

Variable类型是用在initial和always这样的过程语句中赋值的。

Parameter用来定义符号常量，例如parameter 参数名=表达式，，；

Always语句过程的敏感信号列表有边沿敏感型和电平敏感型，*是通配符，表示对所有的信号变量都敏感，通常在组合逻辑中使用。

Initial语句没有触发条件，只执行一次。

块语句：begin-end和fork-join。Begin-end中的语句是顺序执行的，fork-join块中的语句是并发执行的。

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