ncverilog脚本_NC-Verilog控制命令
我们知道,由于NC-Verilog使用了Native Compile Code 的技术来加强电路模拟的效率,因此在进行模拟时必须经过compile(ncvlog 命令)以及elaborate(ncelab命令)的步骤。编译之后,针对每一个HDL设计单元会产生中间表达。接着elaborate命令会建立整个电路的结构,产生可以用来模拟的资料。最后使用ncsim命令来进行模拟。
三命令模式
命令如下:
ncvlog -f run.f
ncealb tb -access wrc
ncsim tb -gui
第一个命令中,run.f是整个的RTL代码的列表,值得注意的是,我们需要把tb文件放在首位,这样可以避免出现提示timescale的错误。
第二个命令中,access选项是确定读取文件的权限。其中的tb是你的tb文件内的模块名字。
第三个命令中,gui选项是加上图形界面
值得注意的是,在这种模式下仿真,是用“ - ”的。而下边要说的ncverilog是采用“ + ”的。
单命令模式
ncverilog +access+wrc rtl +gui
在这里,各参数与三命令模式相同。注意“ + ”。
在本文里将详细讲述ncverilog 的各种常用的参数,对于三命令模式,请读者自己查看资料。
+cdslib+... 设定你所仿真的库所在
+define+macro ... 预编译宏的设定
+errormax+整数 当错误大于设定时退出仿真
+incdir+path 设定include的路径
+linedebug 允许在代码中设定line breakpoint
+log+logfile 输出到名为logfile的文件中
+status 显示内存和CPU的使用情况
+work 工作库
+access+w/r/c 读取对象的权限,缺省为无读(-w)无写(-r)无连接(-c)
+gui 显示图形交互界面
+input script_file 输入脚本文件
+licqueque 如无licence等待licence
+run 如果在GUI交互界面下, 启动后将自动开始仿真
+loadpli1=... 动态加入PLI
+timescale 设定仿真单位和精度
+nocopyright 不显示版权信息
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